JPS6379366A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ロジック回路や小信号回路と共存する高耐圧
パワーＩＣに係り、特に、高耐圧パワートランジスタと
ロジック回路や小信号回路とを、集積化するのに好適な
半導体装置とその製造方法に関する。
パワーＩＣに係り、特に、高耐圧パワートランジスタと
ロジック回路や小信号回路とを、集積化するのに好適な
半導体装置とその製造方法に関する。
従来、高耐圧パワーＭｏＳトランジスタとロジック回路
や小信号ｆＩＩ（ｊ御回路とが共存した半導体装置につ
いては、エレクトロニクデザイン ２月２１号、１９８
５年 第１９１頁から第１９８頁（Ｅｌｅｃｔｒｏｎｉ
ｃ Ｄｅｓｉｇｎ Ｆｅｂｒｕａｒｙ ２１ 、１９８
５ｐｐ、１９１−１９８）において報告されている。
や小信号ｆＩＩ（ｊ御回路とが共存した半導体装置につ
いては、エレクトロニクデザイン ２月２１号、１９８
５年 第１９１頁から第１９８頁（Ｅｌｅｃｔｒｏｎｉ
ｃ Ｄｅｓｉｇｎ Ｆｅｂｒｕａｒｙ ２１ 、１９８
５ｐｐ、１９１−１９８）において報告されている。
上記従来技術は、第２図のようにパワーＭＯ３のドレイ
ン端子を、ｐ形層を突き抜ける深いｎ形貫通拡散層より
下のｎ小基板から取り出しているが、ＣＭＯＳロジック
や小信号回路を形成する部分にはｎ十埋込み層について
配慮されておらず、寄生の縦型ｐｎｐのり、ｒａ増加や
、ＣＭＯＳ部ラッチアップ耐量の低下、等の問題があっ
た。
ン端子を、ｐ形層を突き抜ける深いｎ形貫通拡散層より
下のｎ小基板から取り出しているが、ＣＭＯＳロジック
や小信号回路を形成する部分にはｎ十埋込み層について
配慮されておらず、寄生の縦型ｐｎｐのり、ｒａ増加や
、ＣＭＯＳ部ラッチアップ耐量の低下、等の問題があっ
た。
従来例では、小信号回路部にｎ十埋込み層を形成する場
合、ｐ形層を厚くしないと、基板とｎ÷埋込み層の間で
パンチスルーしてしまい、素子分離耐圧を５０Ｖ以上確
保するのが難しかった。そのため、ｐ形層を厚くすると
、今度はパワーＭＤＳ部のｎ形貫通拡散層がｎ小基板と
跡続することが難しくなり、両者を満足する条件が非常
に狭いという問題があった。
合、ｐ形層を厚くしないと、基板とｎ÷埋込み層の間で
パンチスルーしてしまい、素子分離耐圧を５０Ｖ以上確
保するのが難しかった。そのため、ｐ形層を厚くすると
、今度はパワーＭＤＳ部のｎ形貫通拡散層がｎ小基板と
跡続することが難しくなり、両者を満足する条件が非常
に狭いという問題があった。
本発明の目的は、高耐圧大電流トランジスタとｎ十埋込
み層の存在する制御回路部とが同一チップ上に容易に共
存できる半導体装置とその製造方法を提供することにあ
る。
み層の存在する制御回路部とが同一チップ上に容易に共
存できる半導体装置とその製造方法を提供することにあ
る。
上記目的は、ｎ十基板上のｐ形層の形成を２回以上のｐ
形エピタキシャル成長で行ない、最初のｐ形エピタキシ
ャル成長は、ｎ形のリン埋込み層を形成する前に行ない
、その厚さはｎ形すン埋込み拡散層とｎ小基板とが接続
する厚さとすることにより達成される。
形エピタキシャル成長で行ない、最初のｐ形エピタキシ
ャル成長は、ｎ形のリン埋込み層を形成する前に行ない
、その厚さはｎ形すン埋込み拡散層とｎ小基板とが接続
する厚さとすることにより達成される。
従来例のように、制御回路部にｎ十埋込み層が無いと、
バイポーラ素子を形成した場合には、直列抵抗の増加や
寄生縦型ｐｎｐのｈＦＥが増加するし、０Ｍ０８部では
基板抵抗が高くなるためラッチアップが生じやすくなる
。
バイポーラ素子を形成した場合には、直列抵抗の増加や
寄生縦型ｐｎｐのｈＦＥが増加するし、０Ｍ０８部では
基板抵抗が高くなるためラッチアップが生じやすくなる
。
本発明によれば、ｐ形エピタキシャル成長を２回以上に
分けることにより、パワーＭＯ３部にｎ形貫通拡散層を
、そして制御回路部にはｎ十埋込み層を形成しても、十
分素子分離耐圧を確保できる構造とすることができる。
分けることにより、パワーＭＯ３部にｎ形貫通拡散層を
、そして制御回路部にはｎ十埋込み層を形成しても、十
分素子分離耐圧を確保できる構造とすることができる。
それによって、制御回路部のバイポーラ素子では、コレ
クタ直列抵抗の低減および寄生縦型ｐｎｐのｈｒｐ低減
が図られ、ＣＭＯＳ部では基板抵抗を下げることができ
、上記問題点を解決する構造を提供できる。
クタ直列抵抗の低減および寄生縦型ｐｎｐのｈｒｐ低減
が図られ、ＣＭＯＳ部では基板抵抗を下げることができ
、上記問題点を解決する構造を提供できる。
以下、本発明の一実施例を第１図により説明する。ここ
では、ＩＯＡ、６０Ｖクラスの縦型パワーＭＯ８とＩＯ
Ｖ程度の耐圧を浄する小信号バイポーラトランジスタと
０ＭＯ３とが共存するＩＣ構造について述べる。
では、ＩＯＡ、６０Ｖクラスの縦型パワーＭＯ８とＩＯ
Ｖ程度の耐圧を浄する小信号バイポーラトランジスタと
０ＭＯ３とが共存するＩＣ構造について述べる。
６０Ｖクラスの縦型パワーＭＯ３を得るには、ｎ形エピ
タキシャル層６の抵抗率および厚さは、１Ω口、１０μ
ｍ程度である。ｎ子基板１は直列抵抗を小さくするため
に、抵抗率０．０２Ω■以下を用いる。わき上りを小さ
くするためにアンチモンドープとする。ＩＯＡの大電流
を得るには、第１図中のＡｏを最小単位としたＭＯＳＦ
ＥＴの単位セル（約３０μｍ ピッチ程度）を２５００
個程度並べれば良い。ドレインｎ子基板１を用いて、デ
ィスクリート素子のように、下から取り出す。その為に
、ｐ形エピタキシャル層２．４を貫通するｎ十拡散層３
，５を形成している。また、過電圧保護回路、過電流保
護回路、サーマル・シャットダウン回路１等の各種保護
回路を形成する領域は、パワーＭＯ８から分離するため
に、ｐ形エピタキシャル層２，４とｐ層分離拡散層で囲
まれた島の中に作製する。
タキシャル層６の抵抗率および厚さは、１Ω口、１０μ
ｍ程度である。ｎ子基板１は直列抵抗を小さくするため
に、抵抗率０．０２Ω■以下を用いる。わき上りを小さ
くするためにアンチモンドープとする。ＩＯＡの大電流
を得るには、第１図中のＡｏを最小単位としたＭＯＳＦ
ＥＴの単位セル（約３０μｍ ピッチ程度）を２５００
個程度並べれば良い。ドレインｎ子基板１を用いて、デ
ィスクリート素子のように、下から取り出す。その為に
、ｐ形エピタキシャル層２．４を貫通するｎ十拡散層３
，５を形成している。また、過電圧保護回路、過電流保
護回路、サーマル・シャットダウン回路１等の各種保護
回路を形成する領域は、パワーＭＯ８から分離するため
に、ｐ形エピタキシャル層２，４とｐ層分離拡散層で囲
まれた島の中に作製する。
この場合、島の分離耐圧は６０Ｖ以上必要であるので、
ｐ形エピタキシャル層の２，４の抵抗率は２Ω国程度を
用いる。Ｐ形エピタキシャル層の厚さは、基板］とｎ十
埋込み層５の両方から延びる空乏層が接触しない距離、
即ち、パンチスルーしないだけの厚さが必要である。ｎ
十埋込層５の接合深さをＸ Ｊ （Ｎ＋ＢＣ）と基板１
からのわき上りをＸ Ｊ（ＮＳｕｂ ｕＰ）、それぞれ
から延びる空乏層をＸａ（Ｎ＋Ｂｃｔ ） Ｘｌ（Ｎｓ
ｕｂ ｕｐ）とすると、必要なｐ形エピタキシャル層の
厚さｔｐは、 ｔｐ≧ＸＪ（ＸＪ＋ＢＣ） ＋ｘｊ（Ｎｓｕｂ ｕｐ）
＋Ｘ１（Ｎ”ａｃ） ＋ Ｘａ（Ｎｓｕｉ、）となる。
ｐ形エピタキシャル層の２，４の抵抗率は２Ω国程度を
用いる。Ｐ形エピタキシャル層の厚さは、基板］とｎ十
埋込み層５の両方から延びる空乏層が接触しない距離、
即ち、パンチスルーしないだけの厚さが必要である。ｎ
十埋込層５の接合深さをＸ Ｊ （Ｎ＋ＢＣ）と基板１
からのわき上りをＸ Ｊ（ＮＳｕｂ ｕＰ）、それぞれ
から延びる空乏層をＸａ（Ｎ＋Ｂｃｔ ） Ｘｌ（Ｎｓ
ｕｂ ｕｐ）とすると、必要なｐ形エピタキシャル層の
厚さｔｐは、 ｔｐ≧ＸＪ（ＸＪ＋ＢＣ） ＋ｘｊ（Ｎｓｕｂ ｕｐ）
＋Ｘ１（Ｎ”ａｃ） ＋ Ｘａ（Ｎｓｕｉ、）となる。
不純物をアンチモンとしたＮ＋８０層５の拡散条件を１
２００℃１５時間とすると、ｘＪＮ十ＢＣ二８μｍシー
ト抵抗約２ｏΩ／口得られる。基板１からのわき上りは
Ｘ ａ （ｓｓｕｂ）二ｘ Ｊ （Ｎ＋ＢＣ）で８μｍ
である。基板１とｐ形エピタキシャル層２゜４との間に
６０Ｖのバイアスがかかった場合、階段接合近似で空乏
層）Ｌ（ｓｓｕｂ）を求めると、Ｘ ａ （ｓｓｕｂ）
二４．２μｍとなる。また、ｎ十埋込み層５とｐ形エピ
タキシャル層２，４の間に１５Ｖ〜６０Ｖのバイアスが
かかると、空乏層Ｘａ（Ｎｓｕｂ）＝１．８ｕｍ 〜４
．２μｍとなる。パワーＭＯ８のゲートを小信号制御回
路部から駆動する場合には、パワーＭＯＳハオン抵抗を
低くする為にゲート電位をドレイン電圧近くに上げるレ
ベルシート回路やチャージポンプ回路等が必要となる。
２００℃１５時間とすると、ｘＪＮ十ＢＣ二８μｍシー
ト抵抗約２ｏΩ／口得られる。基板１からのわき上りは
Ｘ ａ （ｓｓｕｂ）二ｘ Ｊ （Ｎ＋ＢＣ）で８μｍ
である。基板１とｐ形エピタキシャル層２゜４との間に
６０Ｖのバイアスがかかった場合、階段接合近似で空乏
層）Ｌ（ｓｓｕｂ）を求めると、Ｘ ａ （ｓｓｕｂ）
二４．２μｍとなる。また、ｎ十埋込み層５とｐ形エピ
タキシャル層２，４の間に１５Ｖ〜６０Ｖのバイアスが
かかると、空乏層Ｘａ（Ｎｓｕｂ）＝１．８ｕｍ 〜４
．２μｍとなる。パワーＭＯ８のゲートを小信号制御回
路部から駆動する場合には、パワーＭＯＳハオン抵抗を
低くする為にゲート電位をドレイン電圧近くに上げるレ
ベルシート回路やチャージポンプ回路等が必要となる。
その場合は、島分離された領域内にも、横型高耐圧ＭＯ
Ｓ等を作製しなければならないので、ｎ十埋込層５とｐ
形エピタキシャル層２．４間には６０Ｖのバイアスが印
加され得る。
Ｓ等を作製しなければならないので、ｎ十埋込層５とｐ
形エピタキシャル層２．４間には６０Ｖのバイアスが印
加され得る。
従って、必要なｐ形エピタキシャル層２，４の厚さは、
少くとも、 ｔ ｐ ＝ ２４ 、４ μｍ となる。
少くとも、 ｔ ｐ ＝ ２４ 、４ μｍ となる。
ここで、簡単に第４図を用いて、従来の製造方法Ａ、Ｂ
、Ｃと本発明の製造方法り、Ｅを比べてみる。第４図Ａ
のように基板１のパワーＭＯＳ部となる部分にリンをデ
ポした後にｐ形エピタキシャル層２′を成長し、ｎ十埋
込層５をデポする。
、Ｃと本発明の製造方法り、Ｅを比べてみる。第４図Ａ
のように基板１のパワーＭＯＳ部となる部分にリンをデ
ポした後にｐ形エピタキシャル層２′を成長し、ｎ十埋
込層５をデポする。
次に第４図Ｂのように、ｎ十埋込み層の拡散を行ない、
リン埋込み層３と接続するようにしたいが、１２００℃
１５時間の拡散条件でも、リンのわき上りは１１μｍ程
度であり、ｔｐ＝２４．４μｍでは第４図Ｃようにｎ十
埋込み層５とリン埋込み層３との距離すは、ｂ＝５．４
μｍとなり接続することができない。第４図Ｂのように
接続するためには、３０時間近い高温長時間拡散工程が
必要となり実用的でない上に、基板１からのわき上りも
増加し、ｎ十埋込み層５と基板１との距離ａが短くなり
、パンチスルー耐圧の確保が難しくなる。このように、
従来法ではパワーＭＯＳ部と制御回路部とのｎ形埋込み
層の両者の条件を満足するのは非常に憇しいことが分る
。
リン埋込み層３と接続するようにしたいが、１２００℃
１５時間の拡散条件でも、リンのわき上りは１１μｍ程
度であり、ｔｐ＝２４．４μｍでは第４図Ｃようにｎ十
埋込み層５とリン埋込み層３との距離すは、ｂ＝５．４
μｍとなり接続することができない。第４図Ｂのように
接続するためには、３０時間近い高温長時間拡散工程が
必要となり実用的でない上に、基板１からのわき上りも
増加し、ｎ十埋込み層５と基板１との距離ａが短くなり
、パンチスルー耐圧の確保が難しくなる。このように、
従来法ではパワーＭＯＳ部と制御回路部とのｎ形埋込み
層の両者の条件を満足するのは非常に憇しいことが分る
。
これに対して本発明の製造方法では、第４図゛Ｄのよう
に、最初にｐ形エピタキシャル層２を成長させてから、
リン埋込み層３を形成した後に、再度ｐ形エピタキシャ
ル層４を成長する。そしてｎ十埋込みｍ（アンチモン等
の拡散係数の遅いｎ形不純物を用いる）５を形成する。
に、最初にｐ形エピタキシャル層２を成長させてから、
リン埋込み層３を形成した後に、再度ｐ形エピタキシャ
ル層４を成長する。そしてｎ十埋込みｍ（アンチモン等
の拡散係数の遅いｎ形不純物を用いる）５を形成する。
１２００℃１５時間の拡散を行なうと、第４図Ｅのよう
にｎ十埋込み層５とリン埋込み層３および基板１とが接
続されると同時に、島分離領域のｎ十埋込み層５と基板
１との距離ａをパンチスルーしないだけの距離に容易に
保つことができる０例えば、最初のｐ形エピタキシャル
層２を１０μｍ、第２のｐ形エピタキシャル層４を１４
．４μｍとすれば、パワーＭＯＳ部と島分離領域部との
両者の条件を満足できる。その場合、ａ＝８．４μｍで
６０Ｖ酎圧を満足している。
にｎ十埋込み層５とリン埋込み層３および基板１とが接
続されると同時に、島分離領域のｎ十埋込み層５と基板
１との距離ａをパンチスルーしないだけの距離に容易に
保つことができる０例えば、最初のｐ形エピタキシャル
層２を１０μｍ、第２のｐ形エピタキシャル層４を１４
．４μｍとすれば、パワーＭＯＳ部と島分離領域部との
両者の条件を満足できる。その場合、ａ＝８．４μｍで
６０Ｖ酎圧を満足している。
第１図でも、第４図り、Ｅの方法を用いることにより、
パワーＭＯＳ部は貫通拡散層を形成し、制御回路部のｎ
ｐｎやＣＭＯＳは、ｐ形エピタキシャル層２，４と分離
拡散層７で、パワーＭＯＳ部から分離され、かつ、ｎ十
埋込み層５が存在する構造となっている。
パワーＭＯＳ部は貫通拡散層を形成し、制御回路部のｎ
ｐｎやＣＭＯＳは、ｐ形エピタキシャル層２，４と分離
拡散層７で、パワーＭＯＳ部から分離され、かつ、ｎ十
埋込み層５が存在する構造となっている。
第３図により、本発明の構造を実現するための製造方法
の一例について説明する。６０ＶのパワーＭＯ９と制御
回路とが共存した場合を例にする。
の一例について説明する。６０ＶのパワーＭＯ９と制御
回路とが共存した場合を例にする。
まず、第３図Ａで、抵抗率０．０２Ω■以下のｎ形シリ
コン基板（アンチモン等の拡散係数の小さいｎ形不純物
を用いる）１の上に、２Ω個のｐ形エピタキシャル層２
を１０μｍ成長させる。
コン基板（アンチモン等の拡散係数の小さいｎ形不純物
を用いる）１の上に、２Ω個のｐ形エピタキシャル層２
を１０μｍ成長させる。
第３図Ｂで、表面酸化後、パワーＭＯＳ部となる領域の
酸化膜１３をホトエツチングにより除去する。
酸化膜１３をホトエツチングにより除去する。
第３図Ｃで、リン埋込み層３をデポあるいは、イオン打
込みで形成した後、酸化膜を全面除去する、イオン打込
みは例えば７５ＫｅＶで３Ｘ１０”の−２打込む。
込みで形成した後、酸化膜を全面除去する、イオン打込
みは例えば７５ＫｅＶで３Ｘ１０”の−２打込む。
第３図りで、２Ω】のｐ形エピタキシャルＭ４を１５μ
ｍ成長させる。
ｍ成長させる。
第３図Ｅで、表面酸化後、ｎ十埋込み層を形成する部分
の酸化膜をホトエツチングにより除去する。
の酸化膜をホトエツチングにより除去する。
第３図Ｆで、ｎ÷埋込み層（アンチモン等の拡散係数の
小さいｎ形不純物を用いる）５を形成する。１２００℃
１５時間の拡散を行なうと、ｎ＋埋込み層５はシート抵
抗２ｏΩ／口程度、接合深さ８μｍ程度となる。この時
、リン埋込みＮ３は。
小さいｎ形不純物を用いる）５を形成する。１２００℃
１５時間の拡散を行なうと、ｎ＋埋込み層５はシート抵
抗２ｏΩ／口程度、接合深さ８μｍ程度となる。この時
、リン埋込みＮ３は。
上下に１１μｍ程広が６ので、パワーＭＯ８部の、ｎ十
埋込み層５と基板１は、リン埋込み層３を介して接続さ
れる。即ちパワーＭＯ８部のドレイン貫通拡散層が形成
される。
埋込み層５と基板１は、リン埋込み層３を介して接続さ
れる。即ちパワーＭＯ８部のドレイン貫通拡散層が形成
される。
第３図Ｇで、酸化膜を全面除去した後、ｎ形エピタキシ
ャル層６を形成する。この時パワーＭＯ８の耐圧６０Ｖ
を得るために、抵抗率１Ω１・。
ャル層６を形成する。この時パワーＭＯ８の耐圧６０Ｖ
を得るために、抵抗率１Ω１・。
厚さ１０μｍのエピタキシャル成長を行なう。
第３図Ｈで、表面酸化を行なった後、分離拡散層を形成
する部分の酸化膜をホトエツチングにより除去する。
する部分の酸化膜をホトエツチングにより除去する。
第３図工で、ｐ形分離拡散層７を形成する。これにより
、パワーＭＯ８部と制御回路部とが、ｐ形エピタキシャ
ル店とｐ形分渭拡散層でそれぞれ分離された構造となる
。
、パワーＭＯ８部と制御回路部とが、ｐ形エピタキシャ
ル店とｐ形分渭拡散層でそれぞれ分離された構造となる
。
第３図Ｊでｎ十埋込み層５とリン埋込み層３とで形成さ
れた貫通層のある部分には、縦型ＤＳＡのパワーＭｏＳ
トランジスタを作り、ｐ形エピタキシャル層２．４と分
離拡散層で形成された島領域には、小信号バイポーラ・
トランジスタやＣＭＤＳを作る。以上のステップにより
、第１図で示した半導体装置が実現できる。
れた貫通層のある部分には、縦型ＤＳＡのパワーＭｏＳ
トランジスタを作り、ｐ形エピタキシャル層２．４と分
離拡散層で形成された島領域には、小信号バイポーラ・
トランジスタやＣＭＤＳを作る。以上のステップにより
、第１図で示した半導体装置が実現できる。
第５図は、更に、高い分離耐圧を必要とする場合の例で
ある。
ある。
高耐圧化のためにｎ形エピタキシャル層６の抵抗率が高
く厚さも厚くなるが、制御回路部にｎ＋埋込Ｍ５が形成
できるので、直列抵抗の大幅な増加が抑えられる。
く厚さも厚くなるが、制御回路部にｎ＋埋込Ｍ５が形成
できるので、直列抵抗の大幅な増加が抑えられる。
第５図Ａは、第４図Ｃと同じ工程後の断面構造である。
但し、高い分離耐圧を得るために、抵抗率は異っている
０例えば１００ｖ以上にする場合にはｐ形エピタキシャ
ル層２の抵抗率は４Ω口は必要である。
０例えば１００ｖ以上にする場合にはｐ形エピタキシャ
ル層２の抵抗率は４Ω口は必要である。
第５図Ｂで、再度４Ω口の抵抗率のｐ形エピタキシャル
層４を１０μｍ成長させる。
層４を１０μｍ成長させる。
第５図Ｃで、表面酸化を行なった後、パワーＭＯ８のド
レイン貫通層を形成する部分の酸化膜をホトエツチング
により除去する。
レイン貫通層を形成する部分の酸化膜をホトエツチング
により除去する。
第５図りで、リン埋込み層３１をイオン打込みにより形
成した後、酸化膜を全面除去する。
成した後、酸化膜を全面除去する。
第５図Ｅで、さらに％４Ω■の抵抗率のｐ形エピタキシ
ャル層４１を９μｍ成長させる。これで、ｐ形エピタキ
シャル層の全部の厚さは２９μｍとなり、１００■の分
離に必要な厚さが得られる。
ャル層４１を９μｍ成長させる。これで、ｐ形エピタキ
シャル層の全部の厚さは２９μｍとなり、１００■の分
離に必要な厚さが得られる。
何故ならば、１００■で延びる空乏層Ｘｄ（Ｎ＋ｃｓｃ
） ＋Ｘ ａ （Ｎｓｕｂ）は、 Ｘ１ｌ（Ｎ＋ＢＣ）
＝ Ｘｔ（Ｎｓｕｂ）＝ ６．５μｍであるから
、必要な厚さｔｐは、 ｔｐ＝ＸＪ（Ｎ＋ＢＣ）＋ ｘＪ（Ｎｓｕｂ ＬＩＦ）
＋Ｘ １Ｉ（ｓ＋ａｃ） ＋ Ｘ ａ （Ｎｓｕｂ）
＝２９μｍ となる。
） ＋Ｘ ａ （Ｎｓｕｂ）は、 Ｘ１ｌ（Ｎ＋ＢＣ）
＝ Ｘｔ（Ｎｓｕｂ）＝ ６．５μｍであるから
、必要な厚さｔｐは、 ｔｐ＝ＸＪ（Ｎ＋ＢＣ）＋ ｘＪ（Ｎｓｕｂ ＬＩＦ）
＋Ｘ １Ｉ（ｓ＋ａｃ） ＋ Ｘ ａ （Ｎｓｕｂ）
＝２９μｍ となる。
第５図Ｆで、表面酸化を行なった後に、ｎ十埋込み層を
形成する部分の酸化膜を、ホトエツチングにより除去す
る。
形成する部分の酸化膜を、ホトエツチングにより除去す
る。
第５図Ｇでｎ十埋込み層（アンチモン等の拡散係数の遅
い不純物を用いる。）５を形成する。
い不純物を用いる。）５を形成する。
１２００℃１５時間のｎ十埋込み拡散を行なった後は、
同図のように、リン埋込み層３，３１と基板１およびｎ
十埋込み層が接続し、ドレイン貫通拡散層ができる。
同図のように、リン埋込み層３，３１と基板１およびｎ
十埋込み層が接続し、ドレイン貫通拡散層ができる。
第５図Ｈで、酸化膜を全面除去した後、ｎ形エピタキシ
ャル層６を成長させる。この時、１００■耐圧のパラ−
ＭＯ８を得るために、抵抗率を１．５Ω■、厚さを１５
μｍにする。表面酸化を行ない２分離拡散層を形成する
部分の酸化膜をホトエツチングにより除去する。
ャル層６を成長させる。この時、１００■耐圧のパラ−
ＭＯ８を得るために、抵抗率を１．５Ω■、厚さを１５
μｍにする。表面酸化を行ない２分離拡散層を形成する
部分の酸化膜をホトエツチングにより除去する。
第５図工で、ｐ形分離拡散層７を形成する７これにより
、パワーＭＯＳ部と制御回路部とが、ｐ形エピタキシャ
ル層とｐ形分離拡散層でそれぞれ分離された構造となる
。
、パワーＭＯＳ部と制御回路部とが、ｐ形エピタキシャ
ル層とｐ形分離拡散層でそれぞれ分離された構造となる
。
ｉ５５図、Ｊで、ｎ十埋込み層とリン埋込みｆｆ３゜３
１とで形成された貫通層ある部分には、縦型ＤＳＡのパ
ワーＭＯ８を作製し、Ｐ形エピタキシャルＷＪ２，４．
４１と分離拡散層７で形成された島領域には、小信号バ
イポーラ！−ランジスタやＣＭＯＳを作製する。以上の
プロセス・フローにより、１００ｖ酎圧のパワーＭＯ８
と制御回路が共存した半導体装置が実現できる。
１とで形成された貫通層ある部分には、縦型ＤＳＡのパ
ワーＭＯ８を作製し、Ｐ形エピタキシャルＷＪ２，４．
４１と分離拡散層７で形成された島領域には、小信号バ
イポーラ！−ランジスタやＣＭＯＳを作製する。以上の
プロセス・フローにより、１００ｖ酎圧のパワーＭＯ８
と制御回路が共存した半導体装置が実現できる。
本発明によれば、ｎ形貫通拡散層をパワーＭＯＳ部に形
成すると共に、Ｐ形エピタキシャル層とｐ形分離拡散層
でパワーＭＯＳ部と分離された、制御回路部に素子分離
耐圧を落とすこと無く、ｎ十埋込み層を容易に形成する
ことができるので、制御口、路部のバイポーラ素子では
直列抵抗低減による周波数特性の改善、寄生縦型ｐｎｐ
のｈｒＥ低減が図れるし、０Ｍ０８部では基板抵抗の低
減によるラッチアップ防止を図れるという効果がある。
成すると共に、Ｐ形エピタキシャル層とｐ形分離拡散層
でパワーＭＯＳ部と分離された、制御回路部に素子分離
耐圧を落とすこと無く、ｎ十埋込み層を容易に形成する
ことができるので、制御口、路部のバイポーラ素子では
直列抵抗低減による周波数特性の改善、寄生縦型ｐｎｐ
のｈｒＥ低減が図れるし、０Ｍ０８部では基板抵抗の低
減によるラッチアップ防止を図れるという効果がある。
第１図は本発明の一実施例を示す断面図、第２図ハ従来
Ｂｉ−ＣＭＯ３共存パ’７−ＭＯＳ Ｉ Ｃ（７）断面
図、第３図は本発明の構造を実現するための製造方法を
示す断面図、第４図は従来例との比較を示した断面図、
第５図は本発明の他の実施例を示す断面図である。 １・・・ｎ十基板、２，４．４１・・・ｐ形エピタキシ
ャル層、３．３１・・・リン埋込み層、５・・・ｎ十埋
込み層、６・・・ｎ形エピタキシャル層、７・・・ｐ形
分離拡散層、８，８１・・・ｐウェル、９．９１．９２
・・・ｐ形波散層、１０・・・Ｐｏ１ｙ−８ｉゲート、
１１゜１２・・・ｎ形波散層、１３・・・酸化膜、１４
・・・Ａ１電極、１５・・・金属電極。 第 Ｚ 図 ヘ う へ ｕｌ 直 ｑ丁嘉Ｊ
図 ’？ Ｐｆ／與ｉ４ ｔ５伽島電極 ｔＯＰｄシーＳシγ−本 ｆＪ４ 図 ４り へ へ ）
Ｂｉ−ＣＭＯ３共存パ’７−ＭＯＳ Ｉ Ｃ（７）断面
図、第３図は本発明の構造を実現するための製造方法を
示す断面図、第４図は従来例との比較を示した断面図、
第５図は本発明の他の実施例を示す断面図である。 １・・・ｎ十基板、２，４．４１・・・ｐ形エピタキシ
ャル層、３．３１・・・リン埋込み層、５・・・ｎ十埋
込み層、６・・・ｎ形エピタキシャル層、７・・・ｐ形
分離拡散層、８，８１・・・ｐウェル、９．９１．９２
・・・ｐ形波散層、１０・・・Ｐｏ１ｙ−８ｉゲート、
１１゜１２・・・ｎ形波散層、１３・・・酸化膜、１４
・・・Ａ１電極、１５・・・金属電極。 第 Ｚ 図 ヘ う へ ｕｌ 直 ｑ丁嘉Ｊ
図 ’？ Ｐｆ／與ｉ４ ｔ５伽島電極 ｔＯＰｄシーＳシγ−本 ｆＪ４ 図 ４り へ へ ）
Claims (1)
- 【特許請求の範囲】 １、一導電形の半導体基体上に反対導電形のエピタキシ
ャル層が形成され、該エピタキシャル層の一部は基体と
同一導電形の基板にまで達する貫通拡散層が形成され、
該エピキタシヤル層の他部には基体に達しない該基体と
同一導電形の拡散層が形成されており、該エピタキシャ
ル層の上に基体と同一導電形のエピタキシャル層が形成
され、基体と反対導電形の拡散層により分離された島と
、該貫通拡散層によつて基板と接続された領域から成る
ことを特徴とする半導体装置。 ２、特許請求第１項記載の半導体装置において、上記基
体と反対導電形のエピタキシャル層は二回以上行ない、
最初の該エピタキシャル層を成長させた後に、上記基体
と同一導電型の貫通拡散を形成することを特徴とする半
導体装置。 ３、特許請求第１項記載の半導体装置において、上記基
板と該貫通拡散層が形成された領域には、上記基体を電
源端子とする高耐圧大電流トランジスタを形成し、上記
基体と反対導電形のエピタキシャル層と分離拡散層によ
り囲まれた島領域には小信号バイポーラ素子またはバイ
ポーラ素子としてＣＭＯＳを形成したことを特徴とする
半導体装置。 ４、特許請求第３項記載の半導体装置において、高耐圧
大電流トランジスタとして縦型パワーＭＯＳＦＥＴを形
成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223521A JP2533500B2 (ja) | 1986-09-24 | 1986-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223521A JP2533500B2 (ja) | 1986-09-24 | 1986-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6379366A true JPS6379366A (ja) | 1988-04-09 |
| JP2533500B2 JP2533500B2 (ja) | 1996-09-11 |
Family
ID=16799443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61223521A Expired - Lifetime JP2533500B2 (ja) | 1986-09-24 | 1986-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533500B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269974A (ja) * | 1988-09-05 | 1990-03-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02143454A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体デバイス |
| JPH02253653A (ja) * | 1989-02-27 | 1990-10-12 | Sgs Thomson Microelectron Srl | パワートランジスタに対する駆動信号のレベル変換回路コンポーネントを持つ２段駆動システムのためのモノリシック集積回路 |
-
1986
- 1986-09-24 JP JP61223521A patent/JP2533500B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269974A (ja) * | 1988-09-05 | 1990-03-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02143454A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体デバイス |
| JPH02253653A (ja) * | 1989-02-27 | 1990-10-12 | Sgs Thomson Microelectron Srl | パワートランジスタに対する駆動信号のレベル変換回路コンポーネントを持つ２段駆動システムのためのモノリシック集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2533500B2 (ja) | 1996-09-11 |
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