JP5029661B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関し、具体的には、シリコン等の半導体からなるエピタキシャル層に裏面照射型の撮像素子等が形成された半導体装置の製造方法に関する。
近年、撮像素子の微細化が進んでいるが、特にＣＭＯＳイメージセンサーにおいては配線層の多層化が進み、表面側から光を入射しにくくなっている。
そこで、半導体基板の裏面側から可視光を入射させる構造の裏面照射型の撮像素子が提案され（例えば特許文献１〜４等参照）、具体的に利用されつつある。
そこで、半導体基板の裏面側から可視光を入射させる構造の裏面照射型の撮像素子が提案され（例えば特許文献１〜４等参照）、具体的に利用されつつある。
具体的には、裏面照射型の撮像素子とは、近年の受光のための開口率の向上、配線層のレイアウトの自由度の向上の観点から、エピタキシャル層の表面側に配線層を形成し、エピタキシャル層の裏面側から光を入射させて撮像できるようにしたものであり、エピタキシャル基板の裏面側から光を入射させ、該半導体基板内で入射光を光電変換し、生成された信号電荷を表面側から読み出す構成を備えているものである。
裏面照射型の撮像素子の製造に通常用いられるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板では、シリコン単結晶基板の表面に、酸化シリコン（ＳｉＯ２）層等の絶縁層が形成され、その上層にシリコン等をエピタキシャル工程を経て厚さを厚くさせた半導体エピタキシャル層が形成されている。そしてその半導体エピタキシャル層に、ＣＣＤやＣＭＯＳイメージセンサーが形成される。その後、シリコン単結晶基板を裏面側から研削やエッチングによって除去し、絶縁層を露呈させ、その裏面にカラーフィルターやマイクロレンズを形成することで作製する。
ところで、裏面照射型の撮像素子の製造プロセスにおいても、撮像デバイスは、材料基板デバイス工程中での金属汚染に非常に敏感であるため、従来型の構造においても、基板に何らかのゲッタリング能力を付与している。金属不純物をゲッタリングするゲッタリング層は、通常、半導体エピタキシャル層の活性領域外に形成される。
しかし、上記のような撮像素子の製造プロセスにおいて、ゲッタリング層の形成に制約が伴う。
しかし、上記のような撮像素子の製造プロセスにおいて、ゲッタリング層の形成に制約が伴う。
例えば、裏面照射型の撮像素子を、ＳＯＩ基板のシリコン半導体エピタキシャル層に形成する場合には、酸化シリコン層を挟んでＳＯＩ層に対向するシリコン単結晶基板にゲッタリング層を形成することが一般的である。しかし、この場合、酸化シリコン層が金属不純物の拡散のバリアとなってしまい、半導体エピタキシャル層に侵入する金属をゲッタリングすることができない。
また、裏面側のシリコン単結晶基板の除去工程が必須となるが、この除去工程は研削や研磨、エッチング等によって行われるが、非常に不安定である。何故なら、除去されるシリコン単結晶基板の厚さはある程度は分かるものの、所望の位置で除去を停止することが非常に難しいためであり、安定して除去することができなかった。
そして、ＳＯＩ基板は通常２枚のシリコン単結晶基板を用いて作製されるため、非常に高価となる。従って高価なＳＯＩ基板を用いて作製された半導体装置も当然高価になり、問題がある。特に撮像素子用基板では、ＣＺ結晶に由来する抵抗縞の影響を避けるために、デバイス形成領域をエピタキシャル層にする必要があるため、通常のＳＯＩ基板でなく、スマートカットで形成したＳＯＩ基板に所定の厚さのエピタキシャル層の成長が行われる。
本発明は、上記問題に鑑みなされたものであって、ＳＯＩ基板を用いずに、裏面照射型の撮像素子等を、活性領域となる半導体エピタキシャル層の厚さを所望の厚さに容易に管理することができ、かつ、汚染不純物のゲッタリングを円滑に行うことができる半導体装置の製造方法を提供することを目的とする。
上記課題を解決するため、本発明では、少なくとも、導電型がＰ型のシリコン単結晶基板の一方の主表面に、エッチストップ層となる導電型がＮ型のＮ型エピタキシャル層と、半導体素子を形成するための半導体エピタキシャル層とをこの順にエピタキシャル成長させる工程と、前記半導体素子を形成するための半導体エピタキシャル層に前記半導体素子を形成する工程と、該半導体素子が形成された表面に保持基板を貼り合わせる工程と、前記Ｎ型エピタキシャル層に正電圧を印加して、該Ｎ型エピタキシャル層をエッチストップ層として電気化学的エッチングにより前記Ｐ型シリコン単結晶基板を除去する工程とを有することを特徴とする半導体装置の製造方法を提供する。
このように、エッチストップ層となるＮ型エピタキシャル層上に半導体素子を形成するための半導体エピタキシャル層をエピタキシャル成長させ、その半導体エピタキシャル層上に裏面照射型の撮像素子等の半導体素子を形成した後に、Ｐ型シリコン単結晶基板の除去を、電気化学的エッチングによって行うこととする。
これによって、従来の研削・研磨・エッチングに比べて非常に高い精度でＰ型シリコン単結晶基板の除去を行うことができ、所望の厚さの活性領域の半導体装置を得ることができる。
また、例えば電気化学的エッチングの後にエッチストップ面の上に絶縁体を形成することができ、品質が良好で厚さが所望の厚さの絶縁体を容易に形成することができる。従って、作製された半導体素子の品質も良好なものとすることができる。
これによって、従来の研削・研磨・エッチングに比べて非常に高い精度でＰ型シリコン単結晶基板の除去を行うことができ、所望の厚さの活性領域の半導体装置を得ることができる。
また、例えば電気化学的エッチングの後にエッチストップ面の上に絶縁体を形成することができ、品質が良好で厚さが所望の厚さの絶縁体を容易に形成することができる。従って、作製された半導体素子の品質も良好なものとすることができる。
更に、エピタキシャル成長工程で用いるＰ型シリコン単結晶基板と半導体素子が形成される半導体エピタキシャル層は酸化膜を介せずに接しているものとすることができるため、例えばＰ型シリコン単結晶基板にゲッタリング能力を付与することによって、半導体エピタキシャル層の金属不純物濃度を非常に低いものとすることができ、作製した半導体装置の歩留りの向上を図ることができる。
そして、高価なＳＯＩ基板を用いなくても撮像素子等の半導体素子が形成された半導体装置を製造することができ、従来に比べて安価な半導体装置の製造方法とすることができる。
そして、高価なＳＯＩ基板を用いなくても撮像素子等の半導体素子が形成された半導体装置を製造することができ、従来に比べて安価な半導体装置の製造方法とすることができる。
ここで、前記エピタキシャル成長工程は、前記Ｐ型シリコン単結晶基板の直上に前記Ｎ型エピタキシャル層をエピタキシャル成長させることが好ましい。
このように、Ｐ型シリコン単結晶基板の直上にエッチストップ層となるＮ型エピタキシャル層をエピタキシャル成長させることによって、除去する基板をＰ型シリコン単結晶基板のみとすることができる。よって、シリコン単結晶基板やエピタキシャル層の無駄を省くことができ、効率よく半導体装置を製造することができる。
このように、Ｐ型シリコン単結晶基板の直上にエッチストップ層となるＮ型エピタキシャル層をエピタキシャル成長させることによって、除去する基板をＰ型シリコン単結晶基板のみとすることができる。よって、シリコン単結晶基板やエピタキシャル層の無駄を省くことができ、効率よく半導体装置を製造することができる。
また、前記Ｐ型シリコン単結晶基板は、前記Ｎ型エピタキシャル層が形成された主表面とは反対側の主表面に多結晶シリコン層が形成されたものか、若しくは該Ｐ型シリコン単結晶基板中に酸素析出核を有するものとすることが好ましい。
このように、後に除去するＰ型シリコン単結晶基板に、ゲッタリング能力を付与するために、裏面側に多結晶シリコン層を形成したり、酸素析出核を有するものとすることによって、よりゲッタリング能力が高いＰ型シリコン単結晶基板とすることができ、より活性領域に金属不純物が少ない半導体装置を製造することができる。なぜなら本発明では埋め込み絶縁膜を有するＳＯＩ基板を用いる必要がなく、従来の様に金属不純物の拡散速度が非常に遅い絶縁膜を介してゲッタリングが行われるのではないため、従来に比べて活性層の金属不純物濃度を低減することができる。
またこれらの方法は一般的であり、容易に実施することができ、コスト的にも好適である。
このように、後に除去するＰ型シリコン単結晶基板に、ゲッタリング能力を付与するために、裏面側に多結晶シリコン層を形成したり、酸素析出核を有するものとすることによって、よりゲッタリング能力が高いＰ型シリコン単結晶基板とすることができ、より活性領域に金属不純物が少ない半導体装置を製造することができる。なぜなら本発明では埋め込み絶縁膜を有するＳＯＩ基板を用いる必要がなく、従来の様に金属不純物の拡散速度が非常に遅い絶縁膜を介してゲッタリングが行われるのではないため、従来に比べて活性層の金属不純物濃度を低減することができる。
またこれらの方法は一般的であり、容易に実施することができ、コスト的にも好適である。
そして、前記電気化学的エッチングは、少なくとも前記半導体素子を形成した半導体エピタキシャル層を覆う基板ホルダーに前記Ｐ型シリコン単結晶基板を保持した後、前記Ｎ型エピタキシャル層をエッチストップ層として、アルカリ電解質溶液に浸漬させて行うものとすることが好ましい。
上述のような方法によって電気化学的エッチングを行うことによって、半導体素子が形成された半導体エピタキシャル層がエッチングされることを確実に防止することができる。また、Ｎ型エピタキシャル層が露出した時点でエッチングは確実に止まるため、Ｐ型シリコン単結晶基板等の除去したい部分のみを確実且つ容易に除去することができる。
上述のような方法によって電気化学的エッチングを行うことによって、半導体素子が形成された半導体エピタキシャル層がエッチングされることを確実に防止することができる。また、Ｎ型エピタキシャル層が露出した時点でエッチングは確実に止まるため、Ｐ型シリコン単結晶基板等の除去したい部分のみを確実且つ容易に除去することができる。
更に、前記半導体素子形成工程後、前記貼り合わせ工程前に、前記半導体素子上に電極配線を形成し、その後該電極配線が形成された側の表面に前記保持基板を貼り合わせることが好ましい。
このように、電極配線を形成した後に電極配線側を保持基板に貼り付けることによって、容易にＮ型エピタキシャル層に正電圧を印加することができ、電気化学的エッチングを容易に行うことができる。また、保持基板と貼り合わせた後の工程において、電極配線を接地することによって、静電気等を当該電極配線を介してアースに逃すことができる。よって、半導体素子が静電気等によって破壊されることを抑制することができ、より好適である。
このように、電極配線を形成した後に電極配線側を保持基板に貼り付けることによって、容易にＮ型エピタキシャル層に正電圧を印加することができ、電気化学的エッチングを容易に行うことができる。また、保持基板と貼り合わせた後の工程において、電極配線を接地することによって、静電気等を当該電極配線を介してアースに逃すことができる。よって、半導体素子が静電気等によって破壊されることを抑制することができ、より好適である。
また、前記保持基板は、前記貼り合わせ面から逆側の表面に達する電極を有することが好ましい。
このように、保持基板が貼り合わせ面から逆側の表面に達する電極を有するものであれば、より容易にＮ型エピタキシャル層に正電圧を印加することができ、電気化学的エッチングをより容易に行うことができる。また静電気破壊からもより容易に保護することができる。
このように、保持基板が貼り合わせ面から逆側の表面に達する電極を有するものであれば、より容易にＮ型エピタキシャル層に正電圧を印加することができ、電気化学的エッチングをより容易に行うことができる。また静電気破壊からもより容易に保護することができる。
そして、前記Ｐ型シリコン単結晶基板の除去工程は、該Ｐ型シリコン単結晶基板に研削・研磨・エッチングのうち少なくとも１つを行った後、前記電気化学的エッチングを行うものとすることが好ましい。
このように、電気化学的エッチングのみでＰ型シリコン単結晶基板を除去するのではなく、研削・研磨・エッチング等の方法によってＰ型シリコン単結晶基板を予めある程度除去しておくことによって、短時間でＰ型シリコン単結晶基板を完全に除去することができ、工程の作業時間の短縮等の効果を達成することができる。
このように、電気化学的エッチングのみでＰ型シリコン単結晶基板を除去するのではなく、研削・研磨・エッチング等の方法によってＰ型シリコン単結晶基板を予めある程度除去しておくことによって、短時間でＰ型シリコン単結晶基板を完全に除去することができ、工程の作業時間の短縮等の効果を達成することができる。
更に、前記Ｐ型シリコン単結晶基板の除去工程の後、露出した電気化学的エッチストップ面に対して研磨を行って前記Ｎ型エピタキシャル層を除去することが好ましい。
このように、研磨によってＮ型エピタキシャル層を除去することによって、受光面となる光が照射される側の表面の平坦度を高いものとすることができ、乱反射を低減することができ、作製される撮像素子等の性能をより高いものとすることができる。
このように、研磨によってＮ型エピタキシャル層を除去することによって、受光面となる光が照射される側の表面の平坦度を高いものとすることができ、乱反射を低減することができ、作製される撮像素子等の性能をより高いものとすることができる。
前記エピタキシャル成長工程は、前記Ｎ型エピタキシャル層の直上に、Ｐ型低抵抗層とＰ型高抵抗層を形成することができる。前記Ｎ型エピタキシャル層の直上に、Ｎ型低抵抗層とＮ型高抵抗層を形成することができる。更に、前記Ｎ型エピタキシャル層の直上に、Ｎ型層と、該Ｎ型層中に部分的なＰ型低抵抗層を形成することができる。
このように、Ｎ型エピタキシャル層上に形成する半導体エピタキシャル層は、作製する半導体素子に適したように任意の構成とすることができ、その構成は特に限定されず、例えば上述のような構成の半導体エピタキシャル層を形成することができる。
このように、Ｎ型エピタキシャル層上に形成する半導体エピタキシャル層は、作製する半導体素子に適したように任意の構成とすることができ、その構成は特に限定されず、例えば上述のような構成の半導体エピタキシャル層を形成することができる。
以上説明したように、本発明によれば、例えばゲッタリング能力を持ったＰ型シリコン単結晶基板の１主表面にＮ型エピタキシャル層および半導体素子を形成する半導体エピタキシャル層を導入した後、撮像素子を形成する。また、その後保持基板を付加し、Ｎ型エピタキシャル層をエッチストップ層として、研削等と電気化学的エッチストップを用いてＰ型シリコン単結晶基板を除去することができる。そして電気化学的エッチングが行われた側にカラーフィルター、レンズ等を形成することができ、所望の厚さを有し、且つ活性領域の金属不純物濃度の低い高性能半導体素子が形成された半導体装置を製造することができる。
以下、本発明について図を参照して詳細に説明するが、本発明はこれらに限定されるものではない。
前述のように、撮像素子には、図１６にあるように、表面側から光を入射させるタイプの半導体装置４０が従来から存在していた。
これは、例えば、シリコン単結晶基板４１、Ｐ＋層５０、例えばアイソレーショントレンチ４４ａやフォトダイオード４４ｂを有する半導体素子、配線層４６、Ｐ＋層４３ａ、絶縁層４８、マイクロレンズ４９ａやカラーフィルター４９ｂを有するパッシベーション層４９とからなるものである。そして、マイクロレンズ４９ａから入射した光は、フォトダイオード４４ｂで光電変換されて、配線層４６に形成された配線から読み取るものである。
前述のように、撮像素子には、図１６にあるように、表面側から光を入射させるタイプの半導体装置４０が従来から存在していた。
これは、例えば、シリコン単結晶基板４１、Ｐ＋層５０、例えばアイソレーショントレンチ４４ａやフォトダイオード４４ｂを有する半導体素子、配線層４６、Ｐ＋層４３ａ、絶縁層４８、マイクロレンズ４９ａやカラーフィルター４９ｂを有するパッシベーション層４９とからなるものである。そして、マイクロレンズ４９ａから入射した光は、フォトダイオード４４ｂで光電変換されて、配線層４６に形成された配線から読み取るものである。
しかし、図１６の点線で囲んだ部分に示す様に、マイクロレンズ４９ａから入射した光は、配線層４６の配線や半導体素子層のゲートやソース、ドレインによって遮られたり、散乱するため、フォトダイオード４４ｂに到達する量には限界があった。
この問題を解決するために、図１５に示す様な裏面照射型の撮像素子が開発された。
これは、例えば、保持基板１７、配線層１６、アイソレーショントレンチ１４ａやフォトダイオード１４ｂを有する半導体素子、Ｐ＋層１３ａ、絶縁層１８、マイクロレンズ１９ａやカラーフィルター１９ｂを有するパッシベーション層１９とからなるものである。そして、マイクロレンズ１９ａから入射した光は、フォトダイオード１４ｂで光電変換されて、配線層１６に形成された配線から読み取られる。
これは、例えば、保持基板１７、配線層１６、アイソレーショントレンチ１４ａやフォトダイオード１４ｂを有する半導体素子、Ｐ＋層１３ａ、絶縁層１８、マイクロレンズ１９ａやカラーフィルター１９ｂを有するパッシベーション層１９とからなるものである。そして、マイクロレンズ１９ａから入射した光は、フォトダイオード１４ｂで光電変換されて、配線層１６に形成された配線から読み取られる。
そして、図１５のような半導体装置であれば、点線で囲んだ部分に示す様に、配線層や半導体素子層のゲートやソース、ドレインが形成されていない面から光を入射させることができるため、フォトダイオード１４ｂに到達する光の量を表面入射型のものに比べて多くすることができる。
そしてこのような半導体装置は、例えば図１４に示す様な製造方法によって製造することができる。これは、まず一般的なＳＯＩ基板の製造方法によってＳＯＩ基板を製造する。
具体的には、シリコン単結晶基板を複数枚準備し（工程１）、そのシリコン単結晶基板に酸化膜を形成した後（工程２）、水素イオン注入を行って（工程３）、酸化膜を介して貼り合わせる（工程４）。そして熱処理等によって水素イオン注入層から剥離を行ってＳＯＩ基板を得る（工程５）。
また、ＳＯＩ基板にアニール、場合によっては更にタッチポリッシュを行って、剥離面を鏡面化する（この方法はスマートカット法と呼ばれる）（工程６）。一般的なスマートカットＳＯＩ基板のＩ層の厚さでは、イオン注入の深さが０．５μｍ、頑張っても１μｍ程度が限界であり、撮像素子等の半導体素子を形成するにはその厚さが不十分である。このため、ＳＯＩ層の研磨を行った後Ｉ層を種層として、ＳＯＩウェーハ上にエピタキシャル成長させる（工程７）。
具体的には、シリコン単結晶基板を複数枚準備し（工程１）、そのシリコン単結晶基板に酸化膜を形成した後（工程２）、水素イオン注入を行って（工程３）、酸化膜を介して貼り合わせる（工程４）。そして熱処理等によって水素イオン注入層から剥離を行ってＳＯＩ基板を得る（工程５）。
また、ＳＯＩ基板にアニール、場合によっては更にタッチポリッシュを行って、剥離面を鏡面化する（この方法はスマートカット法と呼ばれる）（工程６）。一般的なスマートカットＳＯＩ基板のＩ層の厚さでは、イオン注入の深さが０．５μｍ、頑張っても１μｍ程度が限界であり、撮像素子等の半導体素子を形成するにはその厚さが不十分である。このため、ＳＯＩ層の研磨を行った後Ｉ層を種層として、ＳＯＩウェーハ上にエピタキシャル成長させる（工程７）。
その後、撮像素子等の半導体素子を形成し（工程８）、該表面に保持基板を貼り合わせ（工程９）、シリコン単結晶基板を研削・研磨・エッチングによって除去し（工程１０）、シリコン単結晶基板を除去した側の表面に、カラーフィルター・マイクロレンズなどを形成するものである（工程１１）。
しかし、図１４のような従来の半導体装置の製造方法では、２枚のシリコン単結晶基板を必要とするＳＯＩ基板を用いて作製するため、必然的に高価になる。
また、除去する側のシリコン単結晶基板にゲッタリング能力を付与しても、金属不純物の拡散速度が非常に遅い酸化膜を介してのゲッタリングとなるため、半導体素子形成領域の金属不純物濃度を低減することが困難であった。
この問題を解決したのが、本発明の半導体装置の製造方法である。
また、除去する側のシリコン単結晶基板にゲッタリング能力を付与しても、金属不純物の拡散速度が非常に遅い酸化膜を介してのゲッタリングとなるため、半導体素子形成領域の金属不純物濃度を低減することが困難であった。
この問題を解決したのが、本発明の半導体装置の製造方法である。
以下、本発明の半導体装置の製造方法について、裏面照射型のＣＩＳ（ＣＭＯＳイメージセンサー）を形成する場合を例にして図を参照して説明するが、これに限定されない。
図１は、本発明の半導体装置の製造方法の一例を示した工程フローである。また図２〜１０は、本実施の形態に係る半導体装置の製造方法の途中段階の構成を示す概略図である。
図１は、本発明の半導体装置の製造方法の一例を示した工程フローである。また図２〜１０は、本実施の形態に係る半導体装置の製造方法の途中段階の構成を示す概略図である。
まず、図１の工程１や図２に示す様に、Ｐ型シリコン単結晶基板１１を準備する。
この時準備するＰ型シリコン単結晶基板は、導電型がＰ型であること以外は特に限定されず、一般的に用いられているものであれば良い。例えばＰ型ドーパントをドープしてＣＺ法で育成したシリコン単結晶棒からスライスして作製したものを用いればよい。
この時準備するＰ型シリコン単結晶基板は、導電型がＰ型であること以外は特に限定されず、一般的に用いられているものであれば良い。例えばＰ型ドーパントをドープしてＣＺ法で育成したシリコン単結晶棒からスライスして作製したものを用いればよい。
ここで、この準備するＰ型シリコン単結晶基板は、後にＮ型エピタキシャル層が形成される主表面とは反対側の主表面に、多結晶シリコン層が形成されたものか、若しくは該Ｐ型シリコン単結晶基板中に酸素析出核を有するものとすることができる。
これによって、Ｐ型シリコン単結晶基板のゲッタリング能力を容易に高いものとすることができ、後に形成する撮像素子等の半導体素子が形成される領域の金属不純物濃度を容易に低減することができる。またＰ型シリコン単結晶基板は後に除去するため、金属不純物をＰ型シリコン単結晶基板ごと除去でき、より好都合である。
これによって、Ｐ型シリコン単結晶基板のゲッタリング能力を容易に高いものとすることができ、後に形成する撮像素子等の半導体素子が形成される領域の金属不純物濃度を容易に低減することができる。またＰ型シリコン単結晶基板は後に除去するため、金属不純物をＰ型シリコン単結晶基板ごと除去でき、より好都合である。
次に、エピタキシャル成長工程として、図１の工程２や図３に示す様に、Ｐ型シリコン単結晶基板１１の主表面上に、Ｎ型エピタキシャル層１２をエピタキシャル成長させる。
このように、Ｐ型シリコン単結晶基板１１の主表面上に直接Ｎ型エピタキシャル層１２をエピタキシャル成長させることができ、これによって、後の電気化学的エッチングによって除去する基板をＰ型シリコン単結晶基板のみとすることができ、不要な層を形成せずに済み、効率的である。
このように、Ｐ型シリコン単結晶基板１１の主表面上に直接Ｎ型エピタキシャル層１２をエピタキシャル成長させることができ、これによって、後の電気化学的エッチングによって除去する基板をＰ型シリコン単結晶基板のみとすることができ、不要な層を形成せずに済み、効率的である。
次に図１の工程３や図３に示す様に、Ｎ型エピタキシャル層１２上に、半導体エピタキシャル層１３を形成する。ここでは、Ｐ型低抵抗層１３ａと、Ｐ型高抵抗層１３ｂを形成する。これでエピタキシャル成長工程は終了する。
ここで、Ｎ型エピタキシャル層１２やＰ型低抵抗層１３ａは、その厚さを３μｍ以下とすることが望ましい。これによって、エピタキシャル成長にかかる時間を長時間とする必要もなく、好適である。
ここで、Ｎ型エピタキシャル層１２やＰ型低抵抗層１３ａは、その厚さを３μｍ以下とすることが望ましい。これによって、エピタキシャル成長にかかる時間を長時間とする必要もなく、好適である。
また、このエピタキシャル成長工程において成長させる半導体エピタキシャル層は、例えば図１３（ａ）に示すように、Ｐ型シリコン単結晶基板３１の直上のＮ型エピタキシャル層３２の直上に、Ｐ型低抵抗層３３ａとＰ型高抵抗層３３ｂを形成するものとすることができる。そして、１３（ｂ）に示す様に、Ｎ型エピタキシャル層３２’の直上に、Ｎ型低抵抗層３３ａ’とＮ型高抵抗層３３ｂ’を形成するものとすることができる。更に、図１３（ｄ）に示す様に、Ｎ型エピタキシャル層３２’’’の直上に、Ｎ型層３３ａ’’’と、該Ｎ型層３３ａ’’’中に部分的なＰ型低抵抗層３３ｂ’’’を形成するものとすることができる。また、図１３（ｃ）に示す様に、Ｐ型シリコン単結晶基板３１の直上に、Ｎ型エピタキシャル層３２’’をエピタキシャル成長させるものとすることができる。
また、Ｎ型エピタキシャル層等が形成された側とは反対側の表面に、ゲッタリングのための多結晶シリコン層３４を設ける事もできる。
また、Ｎ型エピタキシャル層等が形成された側とは反対側の表面に、ゲッタリングのための多結晶シリコン層３４を設ける事もできる。
本発明の半導体装置の製造方法は、先に形成したＮ型エピタキシャル層１２に正電圧を印加して、電気化学的エッチングによってＰ型シリコン単結晶基板１１を除去するものである。従って、半導体素子形成領域となる半導体エピタキシャル層１３は、作製する半導体素子に最適な構造とすることができ、例えば上述のような構造とすることができるが、もちろんこれに限定されない。
その後、図１の工程４や図４に示す様に、半導体エピタキシャル層１３に、半導体素子１４を形成する。
この工程は、基本的には従来のＣＭＯＳイメージセンサーのプロセスを用いることができる。
例えば、図４に示す様に、絶縁物からなる比較的深いアイソレーショントレンチ１４ａと、フォトダイオード１４ｂと、ソース１４ｃと、ドレイン１４ｄと、ゲート１４ｅとを形成することができる。この際、裏面側にカラーフィルター、マイクロレンズを形成する際にアライメントができるように配慮することがより望ましい。
この工程は、基本的には従来のＣＭＯＳイメージセンサーのプロセスを用いることができる。
例えば、図４に示す様に、絶縁物からなる比較的深いアイソレーショントレンチ１４ａと、フォトダイオード１４ｂと、ソース１４ｃと、ドレイン１４ｄと、ゲート１４ｅとを形成することができる。この際、裏面側にカラーフィルター、マイクロレンズを形成する際にアライメントができるように配慮することがより望ましい。
その後、図５に示す様に、半導体素子１４上に配線１６ａを内部に有する配線層１６を形成する。
この配線層の形成は、周辺ＣＭＯＳイメージセンサーの高度化に対応して、３層、４層或いはそれ以上であっても問題なく、特に限定されるものではない。
この配線層の形成は、周辺ＣＭＯＳイメージセンサーの高度化に対応して、３層、４層或いはそれ以上であっても問題なく、特に限定されるものではない。
次に、図１の工程５や図６に示す様に、半導体素子１４や配線層１６が形成された側の表面と、保持基板１７とを貼り合わせる。
貼り合わせは、半導体素子を形成した側の電極と保持基板の取り出し貫通電極をアライメントし、半田等で接着することが望ましい。
また、保持基板は特に限定されないが、例えばガラス基板や石英基板、シリコン基板（酸化膜付き）などを用いることができる。
貼り合わせは、半導体素子を形成した側の電極と保持基板の取り出し貫通電極をアライメントし、半田等で接着することが望ましい。
また、保持基板は特に限定されないが、例えばガラス基板や石英基板、シリコン基板（酸化膜付き）などを用いることができる。
このように、電極配線が形成された側と保持基板を貼り合わせることができる。
これによって、保持基板を貼り合わせた後の工程において、電極配線を接地することによって、後の工程において、作業者等からの静電気によって半導体素子が破壊されることを抑制することができ、不良を低減することができる。また、容易にＮ型エピタキシャル層に正電圧を印加することができ、電気化学的エッチングが容易に行え、より都合がよい。
尚、この時、何れかの方法で、貼り合わせた状態で電極を外部に取り出せるように配慮することがより望ましい。
これによって、保持基板を貼り合わせた後の工程において、電極配線を接地することによって、後の工程において、作業者等からの静電気によって半導体素子が破壊されることを抑制することができ、不良を低減することができる。また、容易にＮ型エピタキシャル層に正電圧を印加することができ、電気化学的エッチングが容易に行え、より都合がよい。
尚、この時、何れかの方法で、貼り合わせた状態で電極を外部に取り出せるように配慮することがより望ましい。
また、保持基板１７は、貼り合わせ面から逆側の表面に達する貫通電極２０を有するものとすることができる。
これによって、より容易にＮ型エピタキシャル層に正電圧を印加でき、また静電気破壊から半導体素子を保護することができる。
これによって、より容易にＮ型エピタキシャル層に正電圧を印加でき、また静電気破壊から半導体素子を保護することができる。
その後、図１の工程６や図７に示す様に、Ｐ型シリコン単結晶基板を、研削や研磨・エッチングのうち少なくとも１つを行って、その厚さを減ずることができる。
このように、電気化学的エッチングに比べて除去速度が速い研削・研磨・エッチングのうち少なくとも１つによってＰ型シリコン単結晶基板を薄膜化することによって、効率よくＰ型シリコン単結晶基板を除去することができ、除去工程の作業時間を短時間とすることができる。
尚、研削を行う場合は、研削仕上げ面が界面に極力平行になるようにするため、裏面側を基準にエピタキシャル成長後の基板を設置して研削を行うことが望ましい。
このように、電気化学的エッチングに比べて除去速度が速い研削・研磨・エッチングのうち少なくとも１つによってＰ型シリコン単結晶基板を薄膜化することによって、効率よくＰ型シリコン単結晶基板を除去することができ、除去工程の作業時間を短時間とすることができる。
尚、研削を行う場合は、研削仕上げ面が界面に極力平行になるようにするため、裏面側を基準にエピタキシャル成長後の基板を設置して研削を行うことが望ましい。
その後、図１の工程７や図８に示す様に、Ｎ型エピタキシャル層に正電圧を印加して、電気化学的エッチングによってＰ型シリコン単結晶基板１１の除去を行う。
これは例えば図１１に示す様に、少なくとも半導体素子が形成された半導体エピタキシャル層を覆うようにして基板ホルダー２５にＰ型シリコン単結晶基板１１を保持した後、Ｎ型エピタキシャル層１２をエッチストップ層として、アルカリ系の電解質溶液２１に浸漬させて、Ｎ型エピタキシャル層と作用極２２との間に、Ｎ型エピタキシャル層が正電位となるように電圧を印加して行うものとすることができる。また、印加する電圧を一定に制御するために、参照電極２３とポテンショスタット２４を用いることがより望ましい。
これは例えば図１１に示す様に、少なくとも半導体素子が形成された半導体エピタキシャル層を覆うようにして基板ホルダー２５にＰ型シリコン単結晶基板１１を保持した後、Ｎ型エピタキシャル層１２をエッチストップ層として、アルカリ系の電解質溶液２１に浸漬させて、Ｎ型エピタキシャル層と作用極２２との間に、Ｎ型エピタキシャル層が正電位となるように電圧を印加して行うものとすることができる。また、印加する電圧を一定に制御するために、参照電極２３とポテンショスタット２４を用いることがより望ましい。
アルカリ系の電解質溶液としてＫＯＨを用いる場合を例に説明すると、ＫＯＨの水溶液（濃度４０％前後）にＮ型エピタキシャル層に正の電圧をかけた状態で、電気化学的にエッチングを進める。
例えば、Ｐ型シリコン単結晶基板がＫＯＨ溶液に露出している間は、図１２に示す様に、基板表面は開放電圧（ＯＣＰ）となり、通常のＫＯＨへのどぶ漬け状態と同じにエッチングが進む。また、Ｐ型シリコン単結晶基板には空乏層ができて、界面から離れたところには電圧はかからない。
そしてＰ型シリコン単結晶基板がエッチングされ、正電圧が印加されたＮ型エピタキシャル層が溶液に露出すると、その表面では陽極酸化が進み、厚い不導体膜が形成されて、エッチングは行われなくなる。これによって、Ｎ型エピタキシャル層でエッチングをストップすることができる。
例えば、Ｐ型シリコン単結晶基板がＫＯＨ溶液に露出している間は、図１２に示す様に、基板表面は開放電圧（ＯＣＰ）となり、通常のＫＯＨへのどぶ漬け状態と同じにエッチングが進む。また、Ｐ型シリコン単結晶基板には空乏層ができて、界面から離れたところには電圧はかからない。
そしてＰ型シリコン単結晶基板がエッチングされ、正電圧が印加されたＮ型エピタキシャル層が溶液に露出すると、その表面では陽極酸化が進み、厚い不導体膜が形成されて、エッチングは行われなくなる。これによって、Ｎ型エピタキシャル層でエッチングをストップすることができる。
電気化学的エッチングを上述のような形態で行うことによって、Ｐ型シリコン単結晶基板のみを確実且つ容易に除去することができる。また、半導体素子が形成された半導体エピタキシャル層がエッチングされることを容易に抑制することができ、素子形成領域に不具合が発生することを抑制することができる。
尚、エッチングに用いるアルカリ電解質溶液は、ＫＯＨ、濃度４０％前後、液温５０〜６０℃とすることが望ましい。しかしＫＯＨや上記条件に限定されず、その他のＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）やエチレンジアミン水溶液等でも同じ作用効果を達成することができる。
次に、図１の工程８や図９に示す様に、Ｎ型エピタキシャル層１２を研磨によって除去することができる。
これによって、Ｎ型エピタキシャル層が形成された側に形成される撮像素子等が受光する光が乱反射することを低減することができ、作製される半導体装置の性能の向上を図ることができる。
これによって、Ｎ型エピタキシャル層が形成された側に形成される撮像素子等が受光する光が乱反射することを低減することができ、作製される半導体装置の性能の向上を図ることができる。
その後、図１の工程９や図１０に示す様に、入射する光に対して透明となるような絶縁層１８や、絶縁層１８やＰ型高抵抗層１３ｂとの屈折率差に起因する光の反射を防止するための、入射光に対して透明な高屈折率のパッシベーション層１９を形成することができる。また、パッシベーション層１９には、マイクロレンズ１９ａやカラーフィルター１９ｂを形成することができ、このような素子を形成することによって半導体装置１０を製造することができる。
このような本発明の半導体装置の製造方法によって、電気化学的エッチングが行われた高平坦性の表面層に絶縁層やカラーフィルター、マイクロレンズ等を形成することができ、また所望の厚さを有するものとすることができる。また、例えばゲッタリング能力を持ったＰ型シリコン単結晶基板上に、Ｎ型エピタキシャル層や半導体素子が形成される半導体エピタキシャル層を絶縁膜を介することなく形成することができるため、活性領域の金属不純物濃度を従来に比べて低いものとすることができる。
そしてＳＯＩ基板ではなくエピタキシャル基板から製造することができ、従来に比べて安価なものとすることができる。
従って、金属不純物濃度の低い、高性能且つ安価な裏面照射型の撮像素子が形成された半導体装置を製造することができる。
そしてＳＯＩ基板ではなくエピタキシャル基板から製造することができ、従来に比べて安価なものとすることができる。
従って、金属不純物濃度の低い、高性能且つ安価な裏面照射型の撮像素子が形成された半導体装置を製造することができる。
以下、実施例を示して本発明をより具体的に説明するが、本発明はこれに限定されるものではない。
（実施例）
図１に示す様な工程に従って、半導体装置を製造した。
まず、Ｐ型、結晶面が（１００）、１０Ωｃｍ、直径８インチ（２００ｍｍ）、酸素濃度１５ｐｐｍａ、酸素析出物の析出熱処理済みのＰ型シリコン単結晶基板を準備した。
次に、トリクロロシランを原料ガスとして、１１５０℃、枚葉式の反応機を用い、まず、Ｎ型の抵抗率１Ωｃｍ、厚さ３μｍのＮ型エピタキシャル層を成長させた。その後、Ｐ型の抵抗率０．１Ωｃｍ、厚さ１．５μｍのＰ型低抵抗層のエピタキシャル成長を行い、次に、Ｐ型の抵抗率２０Ωｃｍ、厚さ６μｍのＰ型高抵抗層をエピタキシャル成長させた。
（実施例）
図１に示す様な工程に従って、半導体装置を製造した。
まず、Ｐ型、結晶面が（１００）、１０Ωｃｍ、直径８インチ（２００ｍｍ）、酸素濃度１５ｐｐｍａ、酸素析出物の析出熱処理済みのＰ型シリコン単結晶基板を準備した。
次に、トリクロロシランを原料ガスとして、１１５０℃、枚葉式の反応機を用い、まず、Ｎ型の抵抗率１Ωｃｍ、厚さ３μｍのＮ型エピタキシャル層を成長させた。その後、Ｐ型の抵抗率０．１Ωｃｍ、厚さ１．５μｍのＰ型低抵抗層のエピタキシャル成長を行い、次に、Ｐ型の抵抗率２０Ωｃｍ、厚さ６μｍのＰ型高抵抗層をエピタキシャル成長させた。
その後、作製したＰ型高抵抗層上に、図４に示す様なＣＭＯＳイメージセンサー作製を行った。その後、図５に示す様な配線層を形成した。
そして、配線層が形成された表面と保持基板とを貼り合わせた後、Ｐ型シリコン単結晶基板を除去するにあたって、まず、研削によって基板の厚さを１０μｍ程度まで削った。
その後、液温５０℃、濃度３０％のＫＯＨ水溶液に、Ｎ型エピタキシャル層とＰ型シリコン単結晶基板との界面において、Ｎ型エピタキシャル層が＋１．５Ｖになるように電位を印加して、研削で残ったＰ型シリコン単結晶基板を電気化学エッチングによって除去した。
そして、配線層が形成された表面と保持基板とを貼り合わせた後、Ｐ型シリコン単結晶基板を除去するにあたって、まず、研削によって基板の厚さを１０μｍ程度まで削った。
その後、液温５０℃、濃度３０％のＫＯＨ水溶液に、Ｎ型エピタキシャル層とＰ型シリコン単結晶基板との界面において、Ｎ型エピタキシャル層が＋１．５Ｖになるように電位を印加して、研削で残ったＰ型シリコン単結晶基板を電気化学エッチングによって除去した。
その後、エッチストップ面を完全に鏡面化するために、コロイダルシリカの研磨剤を用いて、Ｎ型エピタキシャル層を研磨で除去した。
次に、低温酸化膜をＮ型エピタキシャル層を除去した面に形成した。厚さは５００ｎｍとした。その後、パッシベーション用の窒化シリコンをプラズマＣＶＤで形成した。
その後、カラーフィルターやマイクロレンズを形成して、半導体装置を完成させた。
次に、低温酸化膜をＮ型エピタキシャル層を除去した面に形成した。厚さは５００ｎｍとした。その後、パッシベーション用の窒化シリコンをプラズマＣＶＤで形成した。
その後、カラーフィルターやマイクロレンズを形成して、半導体装置を完成させた。
尚、電気化学エッチング後に、露出したＮ型エピタキシャル層の平坦度を評価した。その結果、厚さのバラツキは０．２〜０．３μｍであり、高い精度でＰ型シリコン単結晶基板を除去できたことが判った。尚、従来の研削・研磨・エッチングでは±１μｍ程度が限界であり、本発明の電気化学的エッチングが優れていることが確認できた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１０…半導体装置、
１１…シリコン単結晶基板、 １２…Ｎ型エピタキシャル層、 １３…半導体エピタキシャル層、 １３ａ…Ｐ型低抵抗層、 １３ｂ…Ｐ型高抵抗層、 １４…半導体素子、 １４ａ…アイソレーショントレンチ、 １４ｂ…フォトダイオード、 １４ｃ…ソース、 １４ｄ…ドレイン、 １４ｅ…ゲート、 １６…配線層、 １６ａ…配線、 １７…保持基板、 １８…絶縁層、 １９…パッシベーション層、 １９ａ…マイクロレンズ、 １９ｂ…カラーフィルター、２０…電極、
２１…電解質溶液、 ２２…作用極、 ２３…参照電極、 ２４…ポテンシオスタット、 ２５…基板ホルダー、
３１…Ｐ型シリコン単結晶基板、 ３２，３２’、３２’’、３２’’’…Ｎ型エピタキシャル層、 ３３ａ…Ｐ型低抵抗層、 ３３ｂ…Ｐ型高抵抗層、 ３３ａ’…Ｎ型低抵抗層、 ３３ｂ’…Ｎ型高抵抗層、 ３３ａ’’’…Ｎ型層、 ３３ｂ’’’…Ｐ型低抵抗層、 ３４…多結晶シリコン層、
４０…半導体装置、 ４１…シリコン単結晶基板、 ４３ａ…Ｐ＋層、 ４４ａ…アイソレーショントレンチ、 ４４ｂ…フォトダイオード、 ４６…配線層、 ４８…絶縁層、 ４９…パッシベーション層、 ４９ａ…マイクロレンズ、 ４９ｂ…カラーフィルター、 ５０…Ｐ＋層。
１１…シリコン単結晶基板、 １２…Ｎ型エピタキシャル層、 １３…半導体エピタキシャル層、 １３ａ…Ｐ型低抵抗層、 １３ｂ…Ｐ型高抵抗層、 １４…半導体素子、 １４ａ…アイソレーショントレンチ、 １４ｂ…フォトダイオード、 １４ｃ…ソース、 １４ｄ…ドレイン、 １４ｅ…ゲート、 １６…配線層、 １６ａ…配線、 １７…保持基板、 １８…絶縁層、 １９…パッシベーション層、 １９ａ…マイクロレンズ、 １９ｂ…カラーフィルター、２０…電極、
２１…電解質溶液、 ２２…作用極、 ２３…参照電極、 ２４…ポテンシオスタット、 ２５…基板ホルダー、
３１…Ｐ型シリコン単結晶基板、 ３２，３２’、３２’’、３２’’’…Ｎ型エピタキシャル層、 ３３ａ…Ｐ型低抵抗層、 ３３ｂ…Ｐ型高抵抗層、 ３３ａ’…Ｎ型低抵抗層、 ３３ｂ’…Ｎ型高抵抗層、 ３３ａ’’’…Ｎ型層、 ３３ｂ’’’…Ｐ型低抵抗層、 ３４…多結晶シリコン層、
４０…半導体装置、 ４１…シリコン単結晶基板、 ４３ａ…Ｐ＋層、 ４４ａ…アイソレーショントレンチ、 ４４ｂ…フォトダイオード、 ４６…配線層、 ４８…絶縁層、 ４９…パッシベーション層、 ４９ａ…マイクロレンズ、 ４９ｂ…カラーフィルター、 ５０…Ｐ＋層。
Claims (10)
- 少なくとも、
導電型がＰ型のシリコン単結晶基板の一方の主表面に、エッチストップ層となる導電型がＮ型のＮ型エピタキシャル層と、半導体素子を形成するための半導体エピタキシャル層とをこの順にエピタキシャル成長させる工程と、
前記半導体素子を形成するための半導体エピタキシャル層に前記半導体素子を形成する工程と、
該半導体素子が形成された表面に保持基板を貼り合わせる工程と、
前記Ｎ型エピタキシャル層に正電圧を印加して、該Ｎ型エピタキシャル層をエッチストップ層として電気化学的エッチングにより前記Ｐ型シリコン単結晶基板を除去する工程とを有し、前記Ｐ型シリコン単結晶基板の除去工程の後、露出した電気化学的エッチストップ面に対して研磨を行って前記Ｎ型エピタキシャル層を除去することを特徴とする半導体装置の製造方法。 - 前記エピタキシャル成長工程は、前記Ｐ型シリコン単結晶基板の直上に前記Ｎ型エピタキシャル層をエピタキシャル成長させることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記Ｐ型シリコン単結晶基板は、前記Ｎ型エピタキシャル層が形成された主表面とは反対側の主表面に多結晶シリコン層が形成されたものか、若しくは該Ｐ型シリコン単結晶基板中に酸素析出核を有するものとすることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
- 前記電気化学的エッチングは、少なくとも前記半導体素子を形成した半導体エピタキシャル層を覆う基板ホルダーに前記Ｐ型シリコン単結晶基板を保持した後、前記Ｎ型エピタキシャル層をエッチストップ層として、アルカリ電解質溶液に浸漬させて行うものとすることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置の製造方法。
- 前記半導体素子形成工程後、前記貼り合わせ工程前に、前記半導体素子上に電極配線を形成し、その後該電極配線が形成された側の表面に前記保持基板を貼り合わせることを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置の製造方法。
- 前記保持基板は、前記貼り合わせ面から逆側の表面に達する電極を有することを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記Ｐ型シリコン単結晶基板の除去工程は、該Ｐ型シリコン単結晶基板に研削・研磨・エッチングのうち少なくとも１つを行った後、前記電気化学的エッチングを行うものとすることを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体装置の製造方法。
- 前記エピタキシャル成長工程は、前記Ｎ型エピタキシャル層の直上に、Ｐ型低抵抗層とＰ型高抵抗層を形成するものとすることを特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体装置の製造方法。
- 前記エピタキシャル成長工程は、前記Ｎ型エピタキシャル層の直上に、Ｎ型低抵抗層とＮ型高抵抗層を形成するものとすることを特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体装置の製造方法。
- 前記エピタキシャル成長工程は、前記Ｎ型エピタキシャル層の直上に、Ｎ型層と、該Ｎ型層中に部分的なＰ型低抵抗層を形成するものとすることを特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体装置の製造方法。
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