KR20120067282A

KR20120067282A - 반도체 장치와 그 제조 방법, 및 전자 기기

Info

Publication number: KR20120067282A
Application number: KR1020110124225A
Authority: KR
Inventors: 카즈히치로 이토나가; 마치코 호리이케
Original assignee: 소니 주식회사
Priority date: 2010-12-15
Filing date: 2011-11-25
Publication date: 2012-06-25
Also published as: KR101918293B1; CN102569314A; TW201246520A; TWI467746B

Abstract

본 발명의 반도체 장치는, 2개 이상의 반도체 칩부가 맞붙여지고, 적어도 제1의 반도체 칩부에 화소 어레이와 다층 배선층이 형성되고, 제2의 반도체 칩부에 로직 회로와 다층 배선층이 형성된 적층 반도체 칩과, 상기 제1의 반도체 칩부의 일부의 반도체 부분이 전부 제거된 반도체 제거 영역과, 상기 반도체 제거 영역 내에 형성되고, 상기 제1의 반도체 칩부와 상기 제2의 반도체 칩부의 사이를 접속하는 복수의 접속 배선을 가지며, 이면 조사형의 고체 촬상 장치로서 구성된다.

Description

반도체 장치와 그 제조 방법, 및 전자 기기{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, AND ELECTRONIC APPARATUS}

본 발명은, 고체 촬상 장치 등의 반도체 장치와 그 제조 방법, 및 이 고체 촬상 장치를 구비한 카메라 등의 전자 기기에 관한 것이다.

고체 촬상 장치로서, CMOS(Complementary Metal Oxide Semiconductor) 등의 MOS형 이미지 센서로 대표되는 증폭형 고체 촬상 장치가 알려져 있다. 또한, CCD(Charge Coupled Device) 이미지 센서로 대표되는 전하 전송형 고체 촬상 장치가 알려져 있다. 이들 고체 촬상 장치는, 디지털 스틸 카메라, 디지털 비디오 카메라 등에 널리 사용되고 있다. 근래, 카메라 부착 휴대 전화나 PDA(Personal Digital Assistants) 등의 모바일 기기에 탑재되는 고체 촬상 장치로서는, 전원 전압이 낮고, 소비 전력의 관점 등 때문에 MOS형 이미지 센서가 많이 사용되고 있다.

MOS형의 고체 촬상 장치는, 단위 화소가 광전 변환부가 되는 포토 다이오드와 복수의 화소 트랜지스터로 형성되고, 이 복수의 단위 화소가 2차원 어레이 형상으로 배열된 화소 어레이(화소 영역)와, 주변 회로 영역을 갖고서 구성된다. 복수의 화소 트랜지스터는, MOS 트랜지스터로 형성되고, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터의 3트랜지스터, 또는 선택 트랜지스터를 더한 4트랜지스터로 구성된다.

종래, 이와 같은 MOS형 고체 촬상 장치에서, 복수의 화소를 배열한 화소 어레이가 형성된 반도체 칩과, 신호 처리를 행하는 로직 회로가 형성된 반도체 칩을 전기적으로 접속하여 하나의 디바이스로서 구성한 고체 촬상 장치가 여러 가지 제안되어 있다. 예를 들면, 일본국 특개2006-49361호 공보에서는, 각 화소 셀마다 마이크로 패드를 갖는 이면 조사형의 이미지 센서 칩과, 신호 처리 회로가 형성되고 마이크로 패드를 갖는 신호 처리 칩을, 마이크로 범프에 의해 접속한 반도체 모듈이 개시되어 있다.

WO2006/129762호 공보에서는, 이미지 센서를 구비한 제1의 반도체 칩과, 아날로그/디지털 변환기 어레이를 구비한 제2의 반도체 칩과, 메모리 소자 어레이를 구비한 제3의 반도체 칩을 적층한 반도체 이미지 센서?모듈이 개시되어 있다. 제1의 반도체 칩과 제2의 반도체 칩은 도전성 접속 도체인 범프를 통하여 접속된다. 제2의 반도체 칩과 제3의 반도체 칩은, 제2의 반도체 칩을 관통하는 관통 콘택트에 의해 접속된다.

일본국 특개2006-49361호 공보에 나타나는 바와 같이, 이미지 센서 칩과 신호 처리를 행하는 로직 회로 등의 이종 회로 칩을 혼재하는 기술이, 여러 가지 제안되어 있다. 종래 기술에서는, 기능 칩이 거의 완성된 상태에서 관통 접속구멍을 형성하여 칩 사이를 상호 접속하거나, 범프를 통하여 칩 사이를 상호 접속하고 있다.

본 출원인은, 앞서서, 화소 어레이를 구비한 반도체 칩부와, 로직 회로를 구비한 반도체 칩부를 맞붙여서, 각각의 성능을 충분히 발휘할 수 있도록 하여 고성능화를 도모하고, 또한 양산성, 비용 저감을 도모한 고체 촬상 장치를 제안하였다. 이 고체 촬상 장치는, 함께 반제품 상태의 화소 어레이를 구비한 제1 반도체 칩부와, 로직 회로를 구비한 제2 반도체 칩부를 맞붙이고, 제1 반도체 칩부를 박막화한 후, 화소 어레이와 로직 회로의 접속이 이루어진다. 접속은, 제1 반도체 칩부의 소요되는 배선에 접속하는 접속 도체와, 제1 반도체 칩부를 관통하여 제2 반도체 칩부의 소요되는 배선에 접속하는 관통 접속 도체와, 양 접속 도체를 연결하는 연결 도체로 이루어지는 접속 배선을 형성하여 행하여진다. 그 후, 완성품 상태로 하여 칩화하여, 이면 조사형의 고체 촬상 장치로서 구성된다.

그런데, 이 고체 촬상 장치에서는, 접속 도체 및 관통 접속 도체는, 제1 반도체 칩부의 실리콘 기판을 관통하는 관통구멍 내에 절연막을 통하여 매입하도록 형성된다. 접속 도체 및 관통 접속 도체는, 횡단면적이 비교적 크다. 이 때문에, 접속 도체 및 관통 접속 도체와 실리콘 기판의 사이에 형성되는 기생 용량을 무시할 수 없는 경우, 이 기생 용량은, 회로의 구동 속도의 저하를 초래하고, 고체 촬상 장치에서의 고성능화의 저해 요인이 되는 것으로 판명되었다.

또한, 맞붙임 반도체 칩부 사이를 접속 도체 및 관통 접속 도체로 접속하는 구성의 고체 촬상 장치에서는, 각 수직 신호선에 상당하는 배선(즉 라우팅 배선)마다, 쌍을 이루는 상기한 도체(접속 도체 및 관통 접속 도체)가 접속된다. 이 때, 기생 용량으로서 그라운드 용량과 인접 커플링 용량이 발생한다. 예를 들면, 그라운드 용량은, 배선과 그라운드 전위인 반도체 기판 사이의 기생 용량이다. 인접 커플링 용량은, 이웃하는 라우팅 배선 사이, 또는 이웃하는 쌍의 도체 사이의 기생 용량이다. 그라운드 용량은, 전원을 강화하거나, 버퍼 회로를 마련하여 전류를 흘리도록 하면 해소가 가능하다. 그러나, 인접 커플링 용량은, 옆의 열(column)과의 간섭이기 때문에, 해소할 수가 없다.

이와 같은 기생 용량의 문제점은, 각각 반도체 집적 회로를 구비한 반도체 칩부를 맞붙여서, 양 반도체 칩부 사이를 접속 도체 및 관통 접속 도체로 접속한 반도체 장치에서도 일어날 수 있다.

본 발명은, 상술한 점을 감안하여, 기생 용량을 저감하고, 고성능화를 도모한 고체 촬상 장치 등의 반도체 장치와 그 제조 방법을 제공하는 것이다. 또한, 본 발명은, 상기 고체 촬상 장치를 구비한 카메라 등의 전자 기기를 제공하는 것이다.

본 발명에 관한 반도체 장치는, 2개 이상의 반도체 칩부가 맞붙여지고, 적어도 제1의 반도체 칩부에 화소 어레이와 다층 배선층이 형성되고, 제2의 반도체 칩부에 로직 회로와 다층 배선층이 형성된 적층 반도체 칩을 갖는다. 제1의 반도체 칩부는, 그 일부의 반도체 부분이 전부 제거된 반도체 제거 영역을 갖는다. 그리고, 본 발명의 반도체 장치는, 이 반도체 제거 영역 내에 제1의 반도체 칩부와 제2의 반도체 칩부의 사이를 접속하는 복수의 접속 배선을 갖고서, 이면 조사형의 고체 촬상 장치로서 구성된다.

본 발명의 반도체 장치에서는, 화소 어레이가 형성된 제1의 반도체 칩의 일부의 반도체 부분을 전부 제거한 반도체 제거 영역을 형성하고, 이 반도체 제거 영역 내에 제1 및 제2의 반도체 칩부 사이를 접속하는 접속 배선이 형성된다. 이에 의해, 접속 배선과 반도체 사이의 기생 용량을 저감할 수 있다.

본 발명에 관한 반도체 장치의 제조 방법은, 적어도, 제1의 반도체 웨이퍼와 제2의 반도체 웨이퍼를 포함하는, 2개의 반도체 웨이퍼를 맞붙이는 공정을 갖는다. 제1의 반도체 웨이퍼는, 제1의 반도체 칩부가 되는 영역에 화소 어레이와 다층 배선층이 형성되어 있다. 제2의 반도체 웨이퍼는, 제2의 반도체 칩부가 되는 영역에 로직 회로와 다층 배선층이 형성되어 있다. 다음에, 제1의 반도체 웨이퍼에서의 제1의 반도체 칩부가 되는 영역의 일부의 반도체 부분을 전부 제거하여 반도체 제거 영역을 형성하는 공정을 갖는다. 또한, 반도체 제거 영역 내에, 제1의 반도체 칩부와 제2의 반도체 칩부의 사이를 접속하는 복수의 접속 배선을 형성하는 공정과, 완성품 상태로 하여 칩화하는 공정을 갖고서, 이면 조사형의 고체 촬상 장치를 제조한다.

본 발명의 반도체 장치의 제조 방법에서는, 2개 이상의 반도체 웨이퍼를 맞붙인 후, 화소 어레이가 형성된 제1의 반도체 칩부가 되는 영역의 일부의 반도체 부분을 전부 제거하고, 그 반도체 제거 영역 내에 제1, 제2의 반도체 칩부 사이를 접속하는 접속 배선을 형성한다. 이에 의해, 접속 배선과 반도체 사이의 기생 용량이 저감된 이면 조사형의 고체 촬상 장치가 제조된다.

본 발명에 관한 전자 기기는, 고체 촬상 장치와, 고체 촬상 장치의 광전 변환부에 입사광을 유도하는 광학계와, 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비한다. 고체 촬상 장치는, 2개 이상의 반도체 칩부가 맞붙여지고, 적어도 제1의 반도체 칩부에 화소 어레이와 다층 배선층이 형성되고, 제2의 반도체 칩부에 로직 회로와 다층 배선층이 형성된 적층 반도체 칩을 갖는다. 제1의 반도체 칩부는, 그 일부의 반도체 부분이 전부 제거된 반도체 제거 영역을 갖는다. 그리고, 본 발명의 고체 촬상 장치는, 반도체 제거 영역 내에 형성된 제1의 반도체 칩부와 제2의 반도체 칩부의 사이를 접속하는 복수의 접속 배선을 갖고서, 이면 조사형의 고체 촬상 장치로서 구성된다.

본 발명의 전자 기기에서는, 고체 촬상 장치로서 상술한 구성의 이면 조사형의 고체 촬상 장치를 구비하고 있다. 따라서 고체 촬상 장치에서, 제1, 제2의 반도체 칩부 사이를 접속하는 접속 배선과 반도체 사이의 기생 용량을 저감할 수 있다.

본 발명에 관한 반도체 장치는, 2개 이상의 반도체 칩부가 맞붙여지고, 적어도 제1의 반도체 칩부에 제1의 반도체 집적 회로와 다층 배선층이 형성되고, 제2의 반도체 칩부에 제2의 반도체 집적 회로와 다층 배선층이 형성된 적층 반도체 칩을 갖는다. 제1의 반도체 칩부는, 그 일부의 반도체 부분이 전부 제거된 반도체 제거 영역을 갖는다. 또한, 본 발명의 반도체 장치는, 반도체 제거 영역 내에 형성된 제1의 반도체 칩부와 제2의 반도체 칩부의 사이를 접속하는 복수의 접속 배선을 갖는다.

본 발명의 반도체 장치에서는, 제1의 반도체 칩부의 일부의 반도체 부분을 전부 제거한 반도체 제거 영역을 형성하고, 이 반도체 제거 영역 내에 각각 반도체 집적 회로가 형성된 제1, 제2의 반도체 칩부 사이를 접속하는 접속 배선이 형성된다. 이에 의해, 접속 배선과 반도체 사이의 기생 용량을 저감할 수 있다.

본 발명에 관한 반도체 장치에 의하면, 제1 및 제2의 반도체 칩부 사이를 접속하는 접속 배선과 반도체 사이의 기생 용량이 저감하기 때문에, 맞붙임 칩에 의한 이면 조사형의 고체 촬상 장치의 고성능화를 도모할 수 있다.

본 발명에 관한 반도체 장치의 제조 방법에 의하면, 제1 및 제2의 반도체 칩부 사이를 접속하는 접속 배선과 반도체 사이의 기생 용량을 저감시킬 수 있고, 맞붙임 칩에 의한 고성능의 이면 조사형의 고체 촬상 장치를 제조할 수 있다.

본 발명에 관한 전자 기기에 의하면, 기생 용량을 저감하여 고성능화를 도모한, 맞붙임 칩에 의한 이면 조사형의 고체 촬상 장치를 구비함에 의해, 고품질의 카메라 등의 전자 기기를 제공할 수 있다.

본 발명에 관한 반도체 장치에 의하면, 제1 및 제2의 반도체 칩부 사이를 접속하는 접속 배선과 반도체 사이의 기생 용량이 저감하기 때문에, 맞붙임 칩에 의한 반도체 집적 회로 장치의 고성능화를 도모할 수 있다.

도 1은 본 발명에 적용되는 MOS 고체 촬상 장치의 한 예를 도시하는 개략 구성도.
도 2A 내지 도 2C는 본 발명의 실시의 형태에 관한 고체 촬상 장치와 종래예에 관한 고체 촬상 장치의 모식도.
도 3은 본 발명의 제1 실시의 형태에 관한 고체 촬상 장치를 도시하는 주요부의 개략 구성도.
도 4는 제1 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 1).
도 5는 제1 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 2).
도 6은 제1 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 3).
도 7은 제1 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 4).
도 8은 제1 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 5).
도 9는 제1 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 6).
도 10은 제1 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 7).
도 11은 제1 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 8).
도 12는 제1 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 9).
도 13은 제1 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 10).
도 14는 제1 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 11).
도 15A 및 도 15B는 본 발명에 관한 반도체 제거 영역의 위치를 도시하는 개략 평면도.
도 16은 본 발명의 제2 실시의 형태에 관한 고체 촬상 장치를 도시하는 주요부의 개략 구성도.
도 17은 제2 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 1).
도 18은 제2 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 2).
도 19는 제2 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 3).
도 20은 제2 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 4).
도 21은 제2 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 5).
도 22는 제2 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 6).
도 23은 제2 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 7).
도 24는 제2 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 8).
도 25는 본 발명의 제3 실시의 형태에 관한 고체 촬상 장치를 도시하는 주요부의 개략 구성도.
도 26은 제3 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 1).
도 27은 제3 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 2).
도 28은 제3 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 3).
도 29는 제3 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 4).
도 30은 제3 실시의 형태에 관한 고체 촬상 장치의 제조 방법례를 도시하는 제조 공정도(제조 공정 5).
도 31은 본 발명의 제4 실시의 형태에 관한 고체 촬상 장치를 도시하는 주요부의 개략 구성도.
도 32는 도 31의 XXXII-XXXII선상의 개략 단면도.
도 33은 도 31의 XXXIII-XXXIII선상의 개략 단면도.
도 34는 도 31에서의 제1의 접속 패드를 도시하는 분해 평면도.
도 35는 도 31에서의 제2의 접속 패드를 도시하는 분해 평면도.
도 36은 본 발명의 제5 실시의 형태에 관한 고체 촬상 장치를 도시하는 주요부의 개략 구성도.
도 37은 본 발명의 제6 실시의 형태에 관한 고체 촬상 장치를 도시하는 주요부의 개략 구성도.
도 38은 도 37의 XXXVIII-XXXVIII선상의 개략 단면도.
도 39는 본 발명의 제7 실시의 형태에 관한 고체 촬상 장치를 도시하는 주요부의 개략 구성도.
도 40은 본 발명의 제8 실시의 형태에 관한 반도체 장치를 도시하는 개략 구성도.
도 41은 본 발명의 제9 실시의 형태에 관한 반도체 장치를 도시하는 개략 구성도.
도 42는 본 발명의 제10 실시의 형태에 관한 반도체 장치를 도시하는 개략 구성도.
도 43은 본 발명에 관한 접속 패드의 레이아웃을 적용한 고체 촬상 장치의 다른 예를 도시하는 개략 구성도.
도 44는 도 43의 고체 촬상 장치에서의 접속 패드의 레이아웃례를 도시하는 개략 평면도.
도 45는 본 발명에 관한 접속 패드의 레이아웃을 적용한 반도체 장치의 다른 예를 도시하는 개략 구성도.
도 46은 도 45의 반도체 장치에서의 접속 패드의 레이아웃례를 도시하는 개략 평면도.
도 47은 본 발명에 관한 보호 다이오드를 갖는 고체 촬상 장치의 실시의 형태를 도시하는 개략 구성도.
도 48은 본 발명에 관한 접속 배선의 영역의 예를 도시하는 주요부의 개략 단면도.
도 49는 도 48의 XXXXIX-XXXXIX선상의 개략 단면도.
도 50은 본 발명에 관한 이웃하는 접속 도체의 영역의 예를 도시하는 주요부의 개략 단면도.
도 51은 본 발명에 관한 이웃하는 관통 접속 도체의 영역 구성례를 도시하는 주요부의 개략 단면도.
도 52는 본 발명에 관한 반도체 칩 사이의 접속 배선의, 회로상의 삽입 위치에 관한 모식도.
도 53은 본 발명의 제11 실시의 형태에 관한 전자 기기를 도시하는 개략 구성도.

이하, 발명을 실시하기 위한 형태(이하 실시의 형태라고 하다)에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.

1. MOS 고체 촬상 장치의 개략 구성례

2. 제1 실시의 형태(고체 촬상 장치의 구성례와 그 제조 방법례)

3. 제2 실시의 형태(고체 촬상 장치의 구성례와 그 제조 방법례)

4. 제3 실시의 형태(고체 촬상 장치의 구성례와 그 제조 방법례)

5. 제4 실시의 형태(고체 촬상 장치의 구성례)

6. 제5 실시의 형태(고체 촬상 장치의 구성례)

7. 제6 실시의 형태(고체 촬상 장치의 구성례)

8. 제7 실시의 형태(고체 촬상 장치의 구성례)

9. 제8 실시의 형태(반도체 장치의 구성례)

10. 제9 실시의 형태(반도체 장치의 구성례)

11. 제10 실시의 형태(반도체 장치의 구성례)

12. 제11 실시의 형태(전자 기기의 구성례)

1. MOS 고체 촬상 장치의 개략 구성례

도 1에, 본 발명의 반도체 장치에 적용되는 MOS 고체 촬상 장치의 개략 구성을 도시한다. 이 MOS 고체 촬상 장치는, 각 실시의 형태의 고체 촬상 장치에 적용된다. 본 예의 고체 촬상 장치(1)는, 도 1에 도시하는 바와 같이, 반도체 기판(11) 예를 들면 실리콘 기판에 복수의 광전 변환부를 포함하는 화소(2)가 규칙적으로 2차원 어레이 형상으로 배열된 화소 어레이(이른바 화소 영역)(3)와, 주변 회로부를 갖고서 구성된다. 화소(2)는, 광전 변환부가 되는 예를 들면 포토 다이오드와, 복수의 화소 트랜지스터(이른바 MOS 트랜지스터)를 갖고서 이루어진다. 복수의 화소 트랜지스터는, 예를 들면 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터의 3개의 트랜지스터로 구성할 수 있다. 그 밖에, 선택 트랜지스터를 추가하여 4개의 트랜지스터로 구성할 수도 있다. 단위 화소의 등가 회로는 일반적인 구성이므로, 상세 설명은 생략한다. 화소(2)는, 하나의 단위 화소로서 구성할 수 있다. 또한, 화소(2)는, 공유 화소 구조로 할 수도 있다. 이 화소 공유 구조는, 복수의 포토 다이오드와, 복수의 전송 트랜지스터와, 공유하는 하나씩의 플로팅 디퓨전과, 공유하는 하나씩의 다른 화소 트랜지스터로 구성된다. 즉, 공유 화소에서는, 복수의 단위 화소를 구성하는 포토 다이오드 및 전송 트랜지스터가, 다른 하나씩의 화소 트랜지스터를 공유하여 구성된다.

주변 회로부는, 수직 구동 회로(4)와, 칼럼 신호 처리 회로(5)와, 수평 구동 회로(6)와, 출력 회로(7)와, 제어 회로(8) 등을 갖고서 구성된다.

제어 회로(8)는, 입력 클록과, 동작 모드 등을 지령하는 데이터를 받아들이고, 또한 고체 촬상 장치의 내부 정보 등의 데이터를 출력한다. 즉, 제어 회로(8)에서는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 이들의 신호를 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 입력한다.

수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성되고, 화소 구동 배선을 선택하고, 선택된 화소 구동 배선에 화소를 구동하기 위한 펄스를 공급하고, 행 단위로 화소를 구동한다. 즉, 수직 구동 회로(4)는, 화소 어레이(3)의 각 화소(2)를 행 단위로 순차적으로 수직 방향으로 선택 주사하고, 수직 신호선(9)을 통하여 각 화소(2)의 광전 변환부가 되는 예를 들면 포토 다이오드에서 수광량에 응하여 생성한 신호 전하에 의거한 화소 신호를 칼럼 신호 처리 회로(5)에 공급한다.

칼럼 신호 처리 회로(5)는, 화소(2)의 예를 들면 열마다 배치되어 있고, 1행분의 화소(2)로부터 출력되는 신호를 화소열 마다 노이즈 제거 등의 신호 처리를행한다. 즉 칼럼 신호 처리 회로(5)는, 화소(2) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS나, 신호 증폭, AD 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는 수평 선택 스위치(도시 생략)가 수평 신호선(10)의 사이에 접속되어 마련된다.

수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(5)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(5)의 각각으로부터 화소 신호를 수평 신호선(10)에 출력시킨다.

출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여 순차적으로 공급되는 신호에 대해, 신호 처리를 행하여 출력한다. 예를 들면, 버퍼링만 하는 경우도 있고, 흑레벨 조정, 열(column)보정, 각종 디지털 신호 처리 등이 행하여지는 경우도 있다. 입/출력 단자(12)는, 외부와 신호의 교환을 한다.

도 2에, 본 발명에 관한 MOS 고체 촬상 장치의 기본적인 개략 구성을 도시한다. 종래의 MOS 고체 촬상 장치(151)는, 도 2A에 도시하는 바와 같이, 하나의 반도체 칩(152) 내에, 화소 어레이(153)와, 제어 회로(154)와, 신호 처리하기 위한 로직 회로(155)를 탑재하여 구성된다. 통상, 화소 어레이(153)와 제어 회로(154)로 이미지 센서(156)가 구성된다. 이에 대해, 본 발명의 한 실시의 형태에서의 MOS 고체 촬상 장치(20)는, 도 2B에 도시하는 바와 같이, 제1의 반도체 칩부(22)에 화소 어레이(23)와 제어 회로(24)를 탑재하고, 제2의 반도체 칩부(26)에 신호 처리하기 위한 신호 처리 회로를 포함하는 로직 회로(25)를 탑재한다. 이 제1 및 제2의 반도체 칩부(22 및 26)를 서로 전기적으로 접속하여 하나의 반도체 칩으로서 MOS 고체 촬상 장치(20)가 구성된다. 본 발명의 다른 실시의 형태에서의 MOS 고체 촬상 장치(21)는, 도 2C에 도시하는 바와 같이, 제1의 반도체 칩부(22)에 화소 어레이(23)를 탑재하고, 제2의 반도체 칩부(26)에 제어 회로(24), 신호 처리 회로를 포함하는 로직 회로(25)를 탑재한다. 이 제1 및 제2의 반도체 칩부(22 및 26)를 서로 전기적으로 접속하여 하나의 반도체 칩으로서 MOS 고체 촬상 장치(21)가 구성된다.

도시하지 않지만, MOS 고체 촬상 장치의 구성에 의해서는, 2개 이상의 반도체 칩부를 접합하여 구성할 수도 있다. 예를 들면, 상기한 제1 및 제2의 반도체 칩부 이외에, 메모리 소자 어레이를 구비한 반도체 칩부, 그 밖의 회로 소자를 구비한 반도체 칩부 등을 추가하여 3개 이상의 반도체 칩부를 맞붙여서, 하나의 칩으로 한 MOS 고체 촬상 장치를 구성할 수도 있다.

2. 제1 실시의 형태

고체 촬상 장치의 구성례

도 3에, 본 발명에 관한 반도체 장치, 즉 MOS 고체 촬상 장치의 제1 실시의 형태를 도시한다. 제1 실시의 형태에 관한 고체 촬상 장치(28)는, 화소 어레이(23)와 제어 회로(24)가 형성된 제1의 반도체 칩부(22)와, 로직 회로(25)가 형성된 제2의 반도체 칩부(26)가 맞붙여진 적층 반도체 칩(27)을 갖고서 구성된다. 제1의 반도체 칩부(22)와 제2의 반도체 칩부(26)는, 서로의 다층 배선층(41 및 55)이 마주 대하도록 하여 맞붙여진다. 맞붙임은, 본 예에서는 보호막(42 및 56)을 통하여 접착제층(57)으로 이루어진다. 그 밖에, 플라즈마 접합으로 맞붙일 수도 있다.

본 실시의 형태에서는, 제1의 반도체 칩부(22)의 일부의 반도체 부분을 전부 제거한 반도체 제거 영역(52)이 형성되고, 이 반도체 제거 영역(52) 내에서, 제1의 반도체 칩부(22)와 제2의 반도체 칩부(26)의 사이를 접속하는 접속 배선(67)이 형성되어 이루어진다. 반도체 제거 영역(52)은, 화소 어레이(23)의 각 수직 신호선에 상당하는 라우팅 배선(40d)에 접속되는 각 접속 배선(67)이 형성되는 부분을 포함하는 전체 영역이고, 도 15A에 도시하는 바와 같이, 화소 어레이(23)의 외측에 형성된다. 반도체 제거 영역(52)은, 이른바 전극 패드 영역에 상당한다. 도 15A에서는, 반도체 제거 영역(52)이 화소 어레이(23)의 수직 방향의 외측에 형성된다.

제1의 반도체 칩부(22)는, 박막화된 제1의 반도체 기판(31)에, 광전 변환부가 되는 포토 다이오드(PD)와 복수의 화소 트랜지스터(Tr1, Tr2)로 이루어지는 화소 어레이(23)와, MOS 트랜지스터(Tr3, Tr4)로 이루어지는 제어 회로(24)가 형성된다. 화소 트랜지스터(Tr1 및 Tr2), MOS 트랜지스터(Tr3 및 Tr4)는, 각각 대표하여 나타내고 있다. 반도체 기판(31)의 표면(31a)측에는, 층간 절연막(39)을 통하여 복수, 본 예에서는 3층의 메탈(M1 내지 M3)에 의한 배선(40)[40a, 40b, 40c]을 배치한 다층 배선층(41)이 형성된다. 화소 트랜지스터(Tr1, Tr2) 및 제어 회로(24)의 MOS 트랜지스터(Tr3, Tr4)에 관해서는, 이후의 제조 방법에서 상세히 설명된다.

제2의 반도체 칩부(26)는, 제2의 반도체 기판(45)에, MOS 트랜지스터(Tr6 내지 Tr8)로 이루어지는 로직 회로(25)가 형성된다. 반도체 기판(45)의 표면(45a)측에는, 층간 절연막(49)을 통하여 복수, 본 예에서는 3층의 메탈(M11 내지 M13)에 의한 배선(53)[53a, 53b, 53c]을 배치한 다층 배선층(55)이 형성된다. MOS 트랜지스터(Tr6 내지 Tr8)에 관해서는, 이후의 제조 방법에서 상세히 설명된다.

제1의 반도체 칩부(22)의 반도체 제거 영역(52)에서는, 제1의 반도체 기판(31)의 전부가 예를 들면 에칭에 의해 제거되어 있다. 반도체 제거 영역(31)의 저면, 측면으로부터 반도체 기판의 표면으로 연장하여, 예를 들면 실리콘 산화(SiO₂)막(58)과 실리콘 질화(SiN)막(59)에 의한 적층 절연막(61)이 형성된다. 적층 절연막(61)은, 반도체 제거 영역(52)의 오목부의 측면에 노출하는 반도체 기판(31)을 보호하는 보호용 절연막이고, 또한 화소에서의 반사 방지막을 겸하고 있다.

반도체 제거 영역(52)에서는, 실리콘 질화막(59)으로부터 제1의 반도체 칩부(22)에서의 다층 배선층(41)의 소요되는 배선, 본 예에서는 3층째 메탈(M3)에 의한 라우팅 배선(40d)에 전기적으로 연결되는 제1의 접속 패드(65)에 달하는 접속구멍(64)이 형성된다. 또한, 제1의 반도체 칩부(22)의 다층 배선층(41)을 관통하여 제2의 반도체 칩부(26)에서의 다층 배선층(55)의 소요되는 배선, 본 예에서는 3층째 메탈(M13)에 의한 라우팅 배선(53d)에 전기적으로 연결되는 제2의 접속 패드(63)에 달하는 관통 접속구멍(62)이 형성된다.

접속 배선(67)은, 접속구멍(64, 62) 내에 매입되어 제1의 접속 패드(65)에 전기적으로 접속하는 접속 도체(68)와, 제2의 접속 패드(63)에 전기적으로 접속하는 관통 접속 도체(69)와, 양 도체(68 및 69)의 상단에서 전기적으로 연결하는 연결 도체(71)에 의해 형성된다.

제1의 반도체 칩부(22)의 포토 다이오드(34)의 광입사면이 되는 이면(31b)측상에 차광을 필요로 하는 영역을 덮는 차광막(72)이 형성된다. 또한 차광막(72)을 덮도록 평탄화막(73)이 형성되고, 평탄화막(73)상에 각 화소에 대응하여 온 칩 컬러 필터(74)가 형성되고, 그 위에 온 칩 마이크로 렌즈(75)가 형성되어, 이면 조사형의 고체 촬상 장치(28)가 구성된다. 접속 배선(67)의 외부에 노출하는 연결 도체(71)가, 외부 배선과 본딩 와이어를 통하여 접속하기 위한 전극 패드가 된다.

고체 촬상 장치의 제조 방법례

도 4 내지 도 14에, 제1 실시의 형태에 관한 고체 촬상 장치(28)의 제조 방법을 도시한다.

우선, 도 4에 도시하는 바와 같이, 제1의 반도체 웨이퍼(이하, 반도체 기판이라고 한다)(31)의 각 칩부가 되는 영역에 반제품 상태의 이미지 센서, 즉 화소 어레이(23)와 제어 회로(24)를 형성한다. 즉, 반도체 기판(예를 들면 실리콘 기판)(31)의 각 칩부가 되는 영역에, 각 화소의 광전 변환부가 되는 포토 다이오드(PD)를 형성하고, 반도체 웰 영역(32)에 각 화소 트랜지스터의 소스/드레인 영역(33)을 형성한다. 반도체 웰 영역(32)은, 제1 도전형, 예를 들면 p형의 불순물을 도입하여 형성하고, 소스/드레인 영역(33)은, 제2 도전형, 예를 들면 n형의 불순물을 도입하여 형성한다. 포토 다이오드(PD) 및 각 화소 트랜지스터의 소스/드레인 영역(33)은, 기판 표면에서의 이온 주입으로 형성한다.

포토 다이오드(PD)는, n형 반도체 영역(34)과 기판 표면측의 p형 반도체 영역(35)을 갖고서 형성된다. 화소를 구성하는 기판 표면상에는 게이트 절연막을 통하여 게이트 전극(36)을 형성하고, 게이트 전극(36)과 쌍의 소스/드레인 영역(33)에 의해 화소 트랜지스터(Tr1, Tr2)를 형성한다. 도 4에서는, 복수의 화소 트랜지스터를, 2개의 화소 트랜지스터(Tr1, Tr2)로 대표하여 나타낸다. 포토 다이오드(PD)에 인접하는 화소 트랜지스터(Tr1)가 전송 트랜지스터에 상당하고, 그 소스/드레인 영역이 플로팅 디퓨전(FD)에 상당한다. 각 단위 화소(30)가 소자 분리 영역(38)으로 분리된다. 소자 분리 영역(38)은, 예를 들면 기판에 형성한 홈 내에 SiO₂막 등의 절연막을 매입하여 이루어지는 STI(Shallow Trench Isolation) 구조로 형성된다.

한편, 제어 회로(24)측에서는, 반도체 기판(31)에 제어 회로를 구성하는 MOS 트랜지스터를 형성한다. 도 4에서는, MOS 트랜지스터(Tr3, Tr4)로 대표하여, 제어 회로(23)를 구성하는 MOS 트랜지스터를 나타낸다. 각 MOS 트랜지스터(Tr3, Tr4)는, n형의 소스/드레인 영역(33)과, 게이트 절연막을 통하여 형성한 게이트 전극(36)에 의해 형성된다.

뒤이어, 반도체 기판(31)의 표면상에, 1층째의 층간 절연막(39)을 형성하고, 그 후, 층간 절연막(39)에 접속구멍을 형성하고, 소요되는 트랜지스터에 접속하는 접속 도체(44)를 형성한다. 높이가 다른 접속 도체(44)의 형성에 즈음하여서는, 트랜지스터 윗면을 포함하는 전면에 제1 절연 박막(43a), 예를 들면 실리콘 산화막과, 에칭 스토퍼가 되는 제2 절연 박막(43b), 예를 들면 실리콘 질화막을 적층한다. 이 제2 절연 박막(43b)상에 1층째의 층간 절연막(39)을 형성한다. 그리고, 1층째의 층간 절연막(39)에 깊이가 다른 접속구멍을 에칭 스토퍼가 되는 제2 절연 박막(43b)까지 선택적으로 형성한다. 뒤이어, 각 접속구멍에 연속하도록, 각 부분에서 같은 막두께의 제1 절연 박막(43a) 및 제2 절연 박막(43b)을 선택 에칭하여 접속구멍을 형성한다. 그리고, 각 접속구멍에 접속 도체(44)를 매입한다.

뒤이어, 각 접속 도체(44)에 접속하도록, 층간 절연막(39)을 통하여 복수층, 본 예에서는 3층의 메탈(M1 내지 M3)에 의한 배선(40)[40a, 40b, 40c]을 형성하여 다층 배선층(41)을 형성한다. 배선(40)은, 구리(Cu)로 형성한다. 통상, 각 구리의 배선은, Cu 확산을 방지하는 배리어 메탈막으로 덮여진다. 이 때문에, 다층 배선층(41)상에 구리의 배선(40)의 캡막, 이른바 보호막(42)을 형성한다. 지금까지의 공정으로, 반제품 상태의 화소 어레이(23) 및 제어 회로(24)를 갖는 제1의 반도체 기판(31)을 형성한다.

한편, 도 5에 도시하는 바와 같이, 제2의 반도체 기판(반도체 웨이퍼)(45)의 각 칩부가 되는 영역에, 반제품 상태의 신호 처리하기 위한 신호 처리 회로를 포함하는 로직 회로(25)를 형성한다. 즉, 반도체 기판(예를 들면 실리콘 기판)(45)의 표면측의 p형의 반도체 웰 영역(46)에, 소자 분리 영역(50)으로 분리되도록 로직 회로를 구성하는 복수의 MOS 트랜지스터를 형성한다. 여기서는, 복수의 MOS 트랜지스터를, MOS 트랜지스터(Tr6, Tr7, Tr8)로 대표한다. 각 MOS 트랜지스터(Tr6, Tr7, Tr8)는, 각각 한 쌍의 n형의 소스/드레인 영역(47)과, 게이트 절연막을 통하여 형성한 게이트 전극(48)을 갖고서 형성된다. 로직 회로(25)에서는, CMOS 트랜지스터로 구성할 수 있다. 소자 분리 영역(50)은, 예를 들면 기판에 형성한 홈 내에 SiO₂막 등의 절연막을 매입하여 이루어지는 STI 구조로 형성된다.

뒤이어, 반도체 기판(45)의 표면상에, 1층째의 층간 절연막(49)을 형성하고, 그 후, 층간 절연막(49)에 접속구멍을 형성하고, 소요되는 트랜지스터에 접속하는 접속 도체(54)를 형성한다. 높이가 다른 접속 도체(54)의 형성에 즈음하여서는, 전술한 바와 마찬가지로, 트랜지스터 윗면을 포함하는 전면에 제1 절연 박막(43a), 예를 들면 실리콘 산화막과, 에칭 스토퍼가 되는 제2 절연 박막(43b), 예를 들면 실리콘 질화막을 적층한다. 이 제2 절연 박막(43b)상에 1층째의 층간 절연막(49)을 형성한다. 그리고, 1층째의 층간 절연막(39)에 깊이가 다른 접속구멍을 에칭 스토퍼가 되는 제2 절연 박막(43b)까지 선택적으로 형성한다. 뒤이어, 각 접속구멍에 연속하도록, 각 부분에서 같은 막두께의 제1 절연 박막(43a) 및 제2 절연 박막(43b)을 선택 에칭하여 접속구멍을 형성한다. 그리고, 각 접속구멍에 접속 도체(44)를 매입한다.

뒤이어, 각 접속 도체(54)에 접속하도록, 층간 절연막(49)을 통하여 복수층, 본 예에서는 3층의 메탈(M11 내지 M13)에 의한 배선(53)[53a, 53b, 53c]을 형성하여 다층 배선층(55)을 형성한다. 배선(53)은, 구리(Cu)로 형성한다. 상술한 바와 마찬가지로, 층간 절연막(49)상에 구리의 배선(53)의 캡막, 이른바 보호막(56)을 형성한다. 지금까지의 공정으로, 반제품 상태의 로직 회로(25)를 갖는 제2의 반도체 기판(45)을 형성한다.

다음에, 도 6에 도시하는 바와 같이, 제1의 반도체 기판(31)과 제2의 반도체 기판(45)을, 서로의 다층 배선층(41 및 55)이 마주 보도록, 맞붙인다. 맞붙임은, 예를 들면 플라즈마 접합과, 접착제에 의한 접합이 있다. 본 예에서는 접착제로 맞붙인다. 접착제를 이용하는 경우는, 도 7에 도시하는 바와 같이, 제1 및 제2의 반도체 기판(31 및 45)의 접합면의 한쪽에 접착제층(58)을 형성하고, 이 접착제층(58)을 통하여 겹처서 양자를 접합한다. 즉, 제1 및 제2의 반도체 기판(31 및 45)을 접합한다.

또한, 플라즈마 접합의 경우는, 도시하지 않지만, 제1의 반도체 웨이퍼(31)와 제2의 반도체 웨이퍼(45)의 접합면에, 각각 플라즈마 TEOS막, 플라즈마 SiN막, SiON 막(블록막), 또는 SiC막 등의 막을 형성한다. 이 막이 형성된 접합면을 플라즈마 처리하여 겹치고, 그 후 어닐 처리하여 양자를 접합한다. 맞붙임 처리는, 배선 등에 영향을 주지 않는 400℃ 이하의 저온 프로세스로 행하는 것이 바람직하다.

다음에, 도 8에 도시하는 바와 같이, 제1의 반도체 기판(31)의 이면(31b)측부터 연삭, 연마하여 제1의 반도체 기판(31)을 박막화한다. 이 박막화는, 포토 다이오드(PD)가 대향하도록 행하여진다. 박막화한 후, 포토 다이오드(PD)의 이면에 암전류 억제를 위한 p형 반도체층을 형성한다. 반도체 기판(31)의 두께는 예를 들면 600㎛ 정도인데, 예를 들면 3 내지 5㎛ 정도까지 박막화한다. 종래, 이와 같은 박막화는, 별도 준비한 지지 기판을 맞붙여서 행하여지고 있다. 그러나, 본 실시의 형태에서는, 로직 회로(25)가 형성된 제2의 반도체 기판(45)을 지지 기판으로 겸용하여 제1의 반도체 기판(31)의 박막화가 행하여진다. 이 제1의 반도체 기판(31)의 이면(31b)이 이면 조사형의 고체 촬상 장치로서 구성된 때의, 광입사면이 된다.

다음에, 도 9에 도시하는 바와 같이, 맞붙여진 제1 및 제2의 반도체 기판(31 및 45)에서, 완성 후의 제1의 반도체 칩부가 되는 영역의 일부의 반도체 부분, 즉 일부의 반도체 기판(31)의 전부를 제거하여 반도체 제거 영역(52)을 형성한다. 이 반도체 제거 영역(52)은, 화소 어레이의 각 수직 신호선에 상당하는 라우팅 배선(40d)에 접속되는 각 접속 배선이 형성되는 부분을 포함하는 전체 영역이고, 도 15A에 도시하는 바와 같이, 화소 어레이(23)의 외측에 형성된다. 도 15A에서는, 반도체 제거 영역(52)은 화소 어레이(23)의 수직 방향의 외측에 형성된다.

다음에, 도 10에 도시하는 바와 같이, 반도체 제거 영역(52)의 내면부터 제어 회로(24) 및 화소 어레이(23)의 이면(광입사면)에 걸쳐서, 실리콘 산화(SiO₂)막(58) 및 실리콘 질화(SiN)막(59)의 적층 절연막(61)을 피착 형성한다. 적층 절연막(61)은, 반도체 제거 영역(52)의 반도체 측면의 보호막이 됨과 함께, 화소 어레이(23)에서의 반사 방지막을 겸하고 있다.

다음에, 도 11에 도시하는 바와 같이, 반도체 제거 영역(52)에서, 적층 절연막(61)으로부터 제1의 반도체 기판(31)의 다층 배선층(41)을 관통하여 제2의 반도체 기판(45)의 다층 배선층(55)의 소요되는 배선(53)에 연결되는 제2의 접속 패드(63)에 달하는 관통 접속구멍(62)을 형성한다. 본 예의 관통 접속구멍(62)은, 다층 배선층의 최상층, 즉 3층째 메탈(M13)에 의한 배선(53d)에 전기적으로 연결되는 제2의 접속 패드(63)에 달한다. 관통 접속구멍(62)은, 화소 어레이(23)의 각 수직 신호선에 대응하는 수만큼 복수 형성된다. 제2의 접속 패드(63)에 연결되는 3층째 메탈(M13)에 의한 배선(53d)은, 수직 신호선에 상당하는 라우팅 배선이 된다. 도시하는 예에서는, 제2의 접속 패드(63)는, 3층째 메탈(M13)로 형성되고, 수직 신호선에 상당하는 라우팅 배선(53d)에 연속하여 형성된다.

다음에, 도 12에 도시하는 바와 같이, 반도체 제거 영역(52)에서, 적층 절연막(61)으로부터 제1의 반도체 기판(31)의 다층 배선층(41)의 소요되는 배선(40)에 연결되는 제1의 접속 패드(65)에 달하는 접속구멍(64)을 형성한다. 본 예에서는, 다층 배선층(41)의 3층째 메탈(M3)에 의한 배선(40d)에 전기적으로 연결되는 제1의 접속 패드(65)에 달하는 접속구멍(64)을 형성한다. 접속구멍(64)은, 화소 어레이(23)의 각 수직 신호선에 대응하는 수만큼 복수 형성된다. 제1의 접속 패드(65)에 연결되는 3층째 메탈(M3)에 의한 배선(40d)은, 수직 신호선에 상당하는 라우팅 배선이 된다. 도시하는 예에서는, 제1의 접속 패드(65)는, 3층째 메탈(M3)로 형성되고, 수직 신호선에 상당하는 라우팅 배선(40d)에 연속하여 형성된다.

다음에, 도 13에 도시하는 바와 같이, 제1의 접속 패드(65)와 제2의 접속 패드(63)를 전기적으로 접속하는 접속 배선(67)을 형성한다. 즉, 양 접속구멍(62 및 64) 내에 매입되도록, 제1의 반도체 기판(31)의 이면상에 걸쳐서 도전막을 형성한 후, 에치 백, 패터닝을 행하여 접속 배선(67)을 형성한다. 접속 배선(67)은, 접속구멍(64) 내에 매입되어 제1의 접속 패드(65)에 접속하는 접속 도체(68)와, 관통 접속구멍(62) 내에 매입되어 제2의 접속 패드에 접속하는 관통 접속 도체(69)를 갖는다. 또한, 접속 배선(67)은, 반도체 제거 영역의 노출하는 저면상에 있어서 접속 도체(68)와 관통 접속 도체(69)를 전기적으로 연결하는 연결 도체(71)를 갖는다. 접속 도체(68), 관통 접속 도체(69) 및 연결 도체(71)는 같은 금속으로 일체로 형성된다. 접속 배선(67)은, 배리어 메탈(TiN 등)을 통한 텅스텐(W), 또는 알루미늄(Al), 금(Au) 등의 패터닝 가능한 금속으로 형성할 수 있다.

다음에, 도 14에 도시하는 바와 같이, 차광하여야 할 영역상에 차광막(72)을 형성한다. 차광막(72)은, 도면에서는 모식적으로 제어 회로(24)상에 형성하고 있지만, 그 밖에, 화소 트랜지스터상에도 형성할 수 있다. 차광막(72)으로서는, 예를 들면 텅스텐(W) 등의 금속을 이용할 수 있다. 이 차광막(72)을 피복하도록, 화소 어레이(23)상에 걸쳐서 평탄화막(73)을 형성한다. 또한, 평탄화막(73)상에 각 화소에 대응하여, 예를 들면 적(R), 녹(G), 청(B)의 온 칩 컬러 필터(74)를 형성하고, 그 위에 온 칩 마이크로 렌즈(75)를 형성한다. 제1의 반도체 기판(31)에서는, 화소 어레이(23), 제어 회로(25)가 완성품 상태로 된다. 접속 배선(67)의 연결 도체(71)는, 외부에 노출하는 전극 패드가 된다. 제2의 반도체 기판(45)에서는, 로직 회로(25)가 완성품 상태로 된다.

뒤이어, 각 칩으로 분할하여, 도 3에 도시하는 목적하는 이면 조사형의 고체 촬상 장치(28)를 얻는다. 이 고체 촬상 장치(28)는, 접속 배선(67)의 연결 도체(71)에 의한 전극 패드에 대해, 와이어 본딩으로 외부 배선에 접속된다.

제1 실시의 형태에 관한 고체 촬상 장치 및 그 제조 방법에 의하면, 제1의 반도체 칩부(22)에 화소 어레이(23) 및 제어 회로(24)를 형성하고, 제2의 반도체 칩부(26)에 신호 처리하는 로직 회로(25)를 형성하고 있다. 이와 같이 화소 어레이의 기능과 로직 기능을 다른 칩부에 형성하여 맞붙인 구성이기 때문에, 화소 어레이(23), 로직 회로(25)의 각각에 최적의 프로세스 기술을 이용할 수 있다. 따라서, 화소 어레이(23), 로직 회로(25)의 각각의 성능을 충분히 발휘시킬 수 있고, 고성능의 고체 촬상 장치를 제공할 수 있다.

그리고, 본 실시의 형태에서는, 특히, 제1의 반도체 칩부(22)의 일부, 즉 접속 도체 및 관통 접속 도체가 형성되는 영역의 반도체 부분을 전부 제거하고 있다. 이 반도체 부분이 제거된 반도체 제거 영역(52) 내에, 접속 도체(68) 및 관통 접속 도체(69)가 형성되기 때문에, 접속 도체(68) 및 관통 접속 도체(69)와 반도체 기판(31) 사이의 기생 용량이 저감하고, 고체 촬상 장치의 보다 고성능화를 도모할 수 있다.

도 2C의 구성을 채용하면, 제1의 반도체 칩부(22)측에는 광을 받는 화소 어레이(23)만을 형성하여도 좋고, 제어 회로(24) 및 로직 회로(25)는 분리하여 제2의 반도체 칩부(26)에 형성할 수 있다. 이에 의해, 각각의 반도체 칩부(22, 26)의 제조에 최적의 프로세스 기술을 독립하여 선택할 수 있음과 함께, 제품 모듈의 면적도 삭감할 수 있다.

제1 실시의 형태에서는, 화소 어레이(23) 및 제어 회로(24)를 갖는 제1의 반도체 기판(31)과 로직 회로(25)를 갖는 제2의 반도체 기판(45)을 함께 반제품 상태에서 맞붙이고, 제1의 반도체 기판(31)을 박막화하고 있다. 즉, 제2의 반도체 기판(45)을, 제1의 반도체 기판(31)의 박막화할 때의 지지 기판으로서 이용하고 있다. 이에 의해, 부재의 절약, 제조 공정의 저감을 도모할 수 있다.

본 실시의 형태에서는, 제1의 반도체 기판(31)을 박막화하고, 또한 반도체 부분이 제거된 반도체 제거 영역(52) 내에 관통 접속구멍(62) 및 접속구멍(64)의 형성을 행하기 때문에, 구멍의 애스펙트비가 작아지고, 고정밀도로 접속구멍(62 및 64)을 형성할 수 있다. 따라서, 고성능의 고체 촬상 장치를 고정밀도로 제조할 수 있다.

3. 제2 실시의 형태

고체 촬상 장치의 구성례

도 16에, 본 발명에 관한 반도체 장치, 즉 MOS 고체 촬상 장치의 제2 실시의 형태를 도시한다. 제2 실시의 형태에 관한 고체 촬상 장치(78)는, 화소 어레이(23)와 제어 회로(24)가 형성된 제1의 반도체 칩부(22)와, 로직 회로(25)가 형성된 제2의 반도체 칩부(26)가 맞붙여진 적층 반도체 칩(27)을 갖고서 구성된다. 제1의 반도체 칩부(22)와 제2의 반도체 칩부(26)는, 서로의 다층 배선층(41 및 55)이 마주 대하도록 하여 맞붙여진다.

본 실시의 형태에서는, 제1의 반도체 칩부(22)의 일부의 반도체 부분을 전부 제거한 반도체 제거 영역(52)이 형성되고, 반도체 제거 영역(52)의 내면부터 반도체 기판(31)의 이면(31b)상으로 연장하는 적층 절연막(61)이 형성된다. 이 반도체 제거 영역 내에, 반도체 기판(31)상의 적층 절연막의 표면과 평탄면이 되는 평탄화된 절연막(77)이 형성된다. 절연막(77)은, 적층 절연막(61)의 표면측의 실리콘 질화막(59)과 에칭 레이트가 다르다, 예를 들면 실리콘 산화막 등의 절연막으로 형성된다.

그리고, 이 절연막(77)을 통하여 각각 제1의 접속 패드(65) 및 제2의 접속 패드(63)에 달하는 접속구멍(64) 및 관통 접속구멍(62)이 형성되고, 이 양 접속구멍(64, 62)을 통하여 제1 및 제2의 접속 패드(65 및 63) 사이를 접속하는 접속 배선(67)이 형성된다. 접속 배선(67)은, 접속구멍(64, 62) 내를 매입하도록 제1의 접속 패드(65)에 전기적으로 접속하는 접속 도체(68)와, 제2의 접속 패드(63)에 전기적으로 접속하는 관통 접속 도체(69)와, 양 도체(68 및 69)를 상단에서 전기적으로 연결하는 연결 도체(71)에 의해 형성된다. 접속 도체(68), 관통 접속 도체(69) 및 연결 도체(71)는, 소요되는 금속에 의해 일체적으로 형성된다. 연결 도체(71)는, 평탄화된 절연막(77)상에 형성된다.

그 밖의 구성은, 제1 실시의 형태에서 설명한 바와 같기 때문에, 도 3과 대응하는 부분에 동일 부호를 붙이고 중복 설명을 생략한다.

고체 촬상 장치의 제조 방법례

도 17 내지 도 24에, 제2 실시의 형태에 관한 고체 촬상 장치(78)의 제조 방법을 도시한다.

도 17은, 전술한 제1 실시의 형태의 고체 촬상 장치(28)의 제조 공정에서의 도 10과 같은 구조이다. 도 17에 이르는 공정은, 전술한 도 4부터 도 10까지의 공정과 같기 때문에, 상세 설명을 생략한다.

도 17의 공정에서는, 반도체 제거 영역(52)의 내면부터 제어 회로(24) 및 화소 어레이(23)의 이면(광입사면)에 걸쳐서, 실리콘 산화(SiO₂)막(58) 및 실리콘 질화(SiN)막(59)의 적층 절연막(61)을 피착 형성한다.

다음에, 도 18에 도시하는 바와 같이, 반도체 제거부 영역(52) 내를 매입하도록 반도체 기판(31)의 이면 전면에, 예를 들면 실리콘 산화막 등의 절연막(77)을 퇴적한다.

다음에, 도 19에 도시하는 바와 같이, 절연막(77)을 소요되는 두께까지 화학 기계 연마(CMP)법에 의해 연마한다.

다음에, 도 20에 도시하는 바와 같이, 절연막(77)을, 불화수소산에 의한 웨트 에칭법에 의해 실리콘 질화막(59)까지 에칭하여 실리콘 질화막(59)과 평탄면이 되도록 평탄화한다. 이 때, 실리콘 질화막(59)은, 에칭 스토퍼막이 된다.

다음에, 도 21에 도시하는 바와 같이, 반도체 제거 영역(52)에서, 절연막(77) 및 다층 배선층(41)을 관통하여 제2의 반도체 기판(45)의 다층 배선층(55)의 소요되는 배선(53d)에 연결되는 제2의 접속 패드(63)에 달하는 관통 접속구멍(62)을 형성한다. 본 예의 관통 접속구멍(62)은, 전술한 바와 마찬가지로, 다층 배선층(55)의 최상층, 즉 3층째 메탈(M13)에 의한 배선(53d)에 전기적으로 연결되는 제2의 접속 패드(63)에 달한다. 관통 접속구멍(62)은, 화소 어레이(23)의 각 수직 신호선에 대응하는 수만큼 복수 형성된다. 제2의 접속 패드(63)에 연결되는 3층째 메탈(M13)에 의한 배선(53d)은 수직 신호선에 상당하는 라우팅 배선이 된다. 도시하는 예에서는, 제2의 접속 패드(63)는, 3층째 메탈(M13)로 형성되고, 수직 신호선에 상당하는 라우팅 배선(53d)에 연속하여 형성된다.

다음에, 도 22에 도시하는 바와 같이, 반도체 제거 영역(52)에서, 절연막(77)으로부터 제1의 접속 패드(65)에 달하는 접속구멍(64)을 형성한다. 본 예의 접속구멍(64)은, 다층 배선층(41)의 3층째 메탈(M3)에 의한 배선(40d)에 전기적으로 연결되는 제2의 접속 패드(65)에 달한다. 접속구멍(64)은, 화소 어레이(23)의 각 수직 신호선에 대응하는 수만큼 복수 형성된다. 제1의 접속 패드(65)에 연결되는 3층째 메탈(M3)에 의한 배선(40d)은, 수직 신호선에 상당하는 라우팅 배선이 된다. 도시하는 예에서는, 제1의 접속 패드(65)는, 3층째 메탈(M3)로 형성되고, 수직 신호선에 상당하는 라우팅 배선(40d)에 연속하여 형성된다.

다음에, 도 23에 도시하는 바와 같이, 제1의 접속 패드(65)와 제2의 접속 패드(63)를 전기적으로 접속하는 접속 배선(67)을 형성한다. 즉, 양 접속구멍(62 및 64) 내에 매입되도록, 절연막(77)상 및 제1의 반도체 기판(31)의 이면상의 전면에 도전막을 형성한 후, 에치 백, 패터닝을 행하여 접속 배선(67)을 형성한다. 접속 배선(67)은, 접속구멍(64) 내에 매입되어 제1의 접속 패드(65)에 접속하는 접속 도체(68)와, 관통 접속구멍(62) 내에 매입되어 제2의 접속 패드에 접속하는 관통 접속 도체(69)를 갖는다. 또한, 접속 배선(67)은, 평탄화되어 있는 절연막(77)상에 있어서 접속 도체(68)와 관통 접속 도체(69)를 전기적으로 연결하는 연결 도체(71)를 갖는다. 접속 도체(68), 관통 접속 도체(69) 및 연결 도체(71)는, 도전막으로서 같은 금속막으로 일체로 형성할 수 있다. 접속 배선(67)은, 배리어 메탈(TiN 등)을 통한 텅스텐(W), 또는 알루미늄(Al), 금(Au) 등의 패터닝 가능한 금속으로 형성할 수 있다.

다음에, 도 24에 도시하는 바와 같이, 차광하여야 할 영역상에 차광막(72)을 형성한다. 차광막(72)은, 도면에서는 모식적으로 제어 회로(24)상에 형성하고 있지만, 그 밖에, 화소 트랜지스터상에도 형성할 수 있다. 차광막(72)으로서는, 예를 들면 텅스텐(W) 등의 금속을 이용할 수 있다. 이 차광막(72)을 피복하도록, 화소 어레이(23)상에 걸쳐서 평탄화막(73)을 형성한다. 또한, 평탄화막(73)상에 각 화소에 대응하여, 예를 들면 적(R), 녹(G), 청(B)의 온 칩 컬러 필터(74)를 형성하고, 그 위에 온 칩 마이크로 렌즈(75)를 형성한다. 제1의 반도체 기판(31)에서는, 화소 어레이(23), 제어 회로(25)가 완성품 상태로 된다. 접속 배선(67)의 연결 도체(71)는, 외부에 노출하는 전극 패드가 된다. 제2의 반도체 기판(45)에서는, 로직 회로(25)가 완성품 상태로 된다.

뒤이어, 각 칩으로 분할하여, 도 16에 도시하는 목적하는 이면 조사형의 고체 촬상 장치(78)를 얻는다.

제2 실시의 형태에 관한 고체 촬상 장치(78) 및 그 제조 방법에 의하면, 제1의 반도체 칩부(22)의 일부, 즉 접속 도체(68) 및 관통 접속 도체(69)가 형성되는 영역의 반도체 부분을 전부 제거하고, 그 제거된 반도체 제거 영역(52) 내에 절연막(77)이 매입된다. 이 절연막(77)에 형성된 접속구멍(64), 관통 접속구멍(62) 내에 접속 도체(68), 관통 접속 도체(69)가 매입되기 때문에, 접속 도체(68, 69)가 절연막(77)에 의해 반도체 기판(31) 측면으로부터 떨어지고, 접속 도체(68, 69)와 반도체 기판(31) 사이의 기생 용량을 저감할 수 있다. 또한, 반도체 제거 영역(52) 내가 절연막(77)으로 매입되기 때문에, 반도체 제거 영역(52)의 측벽에 임하는 반도체 기판(31)의 면을, 적층 절연막(61)과 협동하여 기계적으로 확실하게 보호할 수 있다. 따라서, 고체 촬상 장치의 보다 고성능화를 도모할 수 있다.

본 실시의 형태에서는, 제1의 반도체 기판(31)을 박막화하여 관통 접속구멍(62) 및 접속구멍(64)의 형성을 행하기 때문에, 구멍의 애스펙트비가 작아지고, 고정밀도로 접속구멍(62 및 64)을 형성할 수 있다. 따라서, 고성능의 고체 촬상 장치를 고정밀도로 제조할 수 있다.

그 밖에, 설명을 생략하지만, 제1 실시의 형태에서 설명한 바와 같은 효과를 이룬다.

4. 제3 실시의 형태

고체 촬상 장치의 구성례

도 25에, 본 발명에 관한 반도체 장치, 즉 MOS 고체 촬상 장치의 제3 실시의 형태를 도시한다. 제3 실시의 형태에 관한 고체 촬상 장치(82)는, 화소 어레이(23)와 제어 회로(24)가 형성된 제1의 반도체 칩부(22)와, 로직 회로(25)가 형성된 제2의 반도체 칩부(26)가 맞붙여진 적층 반도체 칩(27)을 갖고서 구성된다. 제1의 반도체 칩부(22)와 제2의 반도체 칩부(26)는, 서로의 다층 배선층(41 및 55)이 마주 대하도록 하여 맞붙여진다.

본 실시의 형태에서는, 제1의 반도체 칩부(22)의 일부의 반도체 부분을 전부 제거한 반도체 제거 영역(52)이 형성되고, 반도체 제거 영역(52)의 내면부터 반도체 기판(31)의 이면상으로 연장하는 적층 절연막(61)이 형성된다. 이 반도체 제거 영역(52) 내에 반도체 기판(31)상의 적층 절연막(61)의 표면과 평탄면이 되는 평탄화된 절연막(77)이 형성되고, 또한 절연막(77)의 접속 배선(67)에 대응하는 부분에 표면부터 소요되는 깊이의 오목부(81)가 형성된다. 절연막(77)은, 적층 절연막(61)의 표면측의 실리콘 질화막(59)과 에칭 레이트가 다른 예를 들면 실리콘 산화막 등의 절연막으로 형성된다.

그리고, 이 오목부(81)하의 절연막(77)을 통하여 각각 제1의 접속 패드(65) 및 제2의 접속 패드(63)에 달하는 접속구멍(64) 및 관통 접속구멍(62)이 형성된다. 이 양 접속구멍(64 및 62)을 통하여 제1 및 제2의 접속 패드(65 및 63) 사이를 접속하는 접속 배선(67)이 형성된다. 접속 배선(67)은, 접속구멍(64, 62) 내를 매입하도록 제1의 접속 패드(65)에 전기적으로 접속하는 접속 도체(68)와, 제2의 접속 패드(63)에 전기적으로 접속하는 관통 접속 도체(69)와, 양 도체(68 및 69)를 상단에서 전기적으로 연결하는 연결 도체(71)에 의해 형성된다. 접속 도체(68), 관통 접속 도체(69) 및 연결 도체(71)는, 소요되는 금속에 의해 일체적으로 형성된다. 연결 도체(71)는, 절연막(77)의 오목부(81) 내에 매입되고, 연결 도체(71)의 표면이 절연막(77)의 표면과 평탄면이 되도록 형성된다.

고체 촬상 장치의 제조 방법례

도 26 내지 도 30에, 제3 실시의 형태에 관한 고체 촬상 장치(82)의 제조 방법을 도시한다.

도 26은, 전술한 제2 실시의 형태의 고체 촬상 장치(78)의 제조 공정에서의 도 20과 같은 구조이다. 도 26에 이르는 공정은, 전술한 도 4부터 도 10을 경유하여 또한 도 17부터 도 20까지의 공정과 같기 때문에, 상세 설명을 생략한다.

도 26의 공정에서는, 반도체 제거 영역(52) 내에 매입하도록 절연막(77)이 퇴적된 후, 절연막(77)의 표면을 화학 기계 연마(CMP) 및 웨트 에칭에 의해, 적층 절연막(61)의 표면과 평탄면이 되도록 평탄화한다.

다음에, 도 27에 도시하는 바와 같이, 절연막(77)의 표면측에, 접속 배선(67)을 형성하여야 할 영역에 대응하여, 표면부터 소요되는 깊이의 오목부(81)를 형성한다.

다음에, 도 28에 도시하는 바와 같이, 오목부(81)하의 절연막(77) 및 다층 배선층(41)을 관통하여 제2의 접속 패드(63)에 달하는 관통 접속구멍(62)을 형성한다. 본 예의 관통 접속구멍(62)은, 전술한 바와 마찬가지로, 제2의 반도체 칩부(26)의 다층 배선층(55)의 최상층의 메탈, 즉 3층째 메탈(M13)의 배선(53d)에 전기적으로 연결되는 제2의 접속 패드(63)에 달한다. 관통 접속구멍(62)은, 화소 어레이(23)의 각 수직 신호선에 대응하는 수만큼 복수 형성된다. 제2의 접속 패드(63)에 연결되는 배선(53d)은, 수직 신호선에 상당하는 라우팅 배선이 된다. 도시하는 예에서는, 제2의 접속 패드(63)는, 3층째 메탈(M13)로 형성되고, 수직 신호선에 상당하는 라우팅 배선(53d)에 연속하여 형성된다.

또한, 반도체 제거 영역(52)에서, 오목부(81)하의 절연막(77)으로부터 제1의 접속 패드(65)에 달하는 접속구멍(64)을 형성한다. 본 예의 접속구멍(64)은, 제1의 반도체 칩부(22)의 다층 배선층(41)의 3층째 메탈(M3)에 의한 배선(40d)에 전기적으로 연결되는 제2의 접속 패드(65)에 달한다. 접속구멍(64)은, 화소 어레이(23)의 각 수직 신호선에 대응하는 수만큼 복수 형성된다. 제1의 접속 패드(65)에 연결되는 3층째의 메탈 배선(40c)은, 수직 신호선에 상당하는 라우팅 배선이 된다. 도시하는 예에서는, 제1의 접속 패드(65)는, 3층째 메탈(M3)로 형성되고, 수직 신호선에 상당하는 라우팅 배선(40d)에 연속하여 형성된다.

다음에, 도 29에 도시하는 바와 같이, 제1의 접속 패드(65)와 제2의 접속 패드(63)를 전기적으로 접속하는 접속 배선(67)을 형성한다. 즉, 오목부(81)내 및 양 접속구멍(62, 64) 내에 매입되도록, 절연막(77)상 및 1의 반도체 기판(31)의 이면상의 전면에 도전막을 형성한 후, 에치 백을 행하여 접속 배선(67)을 형성한다. 접속 배선(67)은, 접속구멍(64) 내에 매입되어 제1의 접속 패드(65)에 접속하는 접속 도체(68)와, 관통 접속구멍(62) 내에 매입되어 제2의 접속 패드에 접속하는 관통 접속 도체(69)를 갖는다. 또한, 접속 배선(67)은, 접속 도체(68)와 관통 접속 도체(69)를 전기적으로 연결하는 연결 도체(71)를 갖는다. 연결 도체(71)는, 오목부(81) 내에 매입되고 절연막(77)의 표면과 평탄면이 되도록 평탄화된다. 접속 도체(68), 관통 접속 도체(69) 및 연결 도체(71)는, 도전막으로서 같은 금속막으로 일체로 형성할 수 있다. 접속 배선(67)은, 에치 백으로 형성되기 때문에, 구리(Cu)로 형성할 수 있다. 접속 배선(67)은, 배리어 메탈(TiN 등)을 통한 텅스텐(W), 또는 알루미늄(Al), 금(Au) 등의 금속으로 형성할 수 있다.

다음에, 도 30에 도시하는 바와 같이, 차광하여야 할 영역상에 차광막(72)을 형성한다. 차광막(72)은, 도면에서는 모식적으로 제어 회로(24)상에 형성하고 있지만, 그 밖에, 화소 트랜지스터상에도 형성할 수 있다. 차광막(72)으로서는, 예를 들면 텅스텐(W) 등의 금속을 이용할 수 있다. 이 차광막(72)을 피복하도록, 화소 어레이(23)상에 걸쳐서 평탄화막(73)을 형성한다. 또한, 평탄화막(73)상에 각 화소에 대응하여, 예를 들면 적(R), 녹(G), 청(B)의 온 칩 컬러 필터(74)를 형성하고, 그 위에 온 칩 마이크로 렌즈(75)를 형성한다. 제1의 반도체 기판(31)에서는, 화소 어레이(23), 제어 회로(25)가 완성품 상태로 된다. 접속 배선(67)의 연결 도체(71)는, 외부에 노출한 전극 패드가 된다. 제2의 반도체 기판(45)에서는, 로직 회로(25)가 완성품 상태로 된다.

뒤이어, 각 칩으로 분할하여, 도 25에 도시하는 목적하는 이면 조사형의 고체 촬상 장치(82)를 얻는다.

제3 실시의 형태에 관한 고체 촬상 장치 및 그 제조 방법에 의하면, 제1의 반도체 칩부(22)의 일부, 즉 접속 도체(68) 및 관통 접속 도체(69)가 형성된 영역의 반도체 부분을 전부 제거하고, 그 제거된 반도체 제거 영역(52) 내에 절연막(77)이 매입된다. 또한, 이 절연막(77)에 오목부(81)가 형성되고, 오목부(81)하의 절연막(77)에 형성된 접속구멍(64) 및 관통 접속구멍(62) 내에 접속 도체(68) 및 관통 접속 도체(69)가 매입된다. 이에 의해, 양 접속 도체(68, 69)가 절연막(77)에 의해 반도체 기판(31) 측면으로부터 떨어지고, 양 접속 도체(68, 69)와 반도체 기판(31) 사이의 기생 용량을 저감할 수 있다. 또한, 반도체 제거 영역(52) 내가 절연막(77)으로 매입되기 때문에, 반도체 제거 영역(52)의 측벽에 임하는 반도체 기판(31)의 면을, 적층 절연막(61)과 협동하여 기계적으로 확실하게 보호할 수 있다. 따라서, 고체 촬상 장치의 보다 고성능화를 도모할 수 있다.

연결 도체(71)가 절연막(77)의 오목부(81) 내에 매입되고, 연결 도체(71)가 절연막(77)의 표면과 평탄면이 되도록 평탄화되기 때문에, 표면 단차가 적은 고체 촬상 장치를 형성할 수 있다.

제3 실시의 형태에서는, 제1의 반도체 기판(31)을 박막화하고, 또한 절연막(77)에 오목부(81)를 형성하여 관통 접속구멍(62) 및 접속구멍(64)의 형성을 행하기 때문에, 구멍의 애스펙트비가 보다 작아지고, 고정밀도로 접속구멍(62 및 64)을 형성할 수 있다. 따라서, 고성능의 고체 촬상 장치를 고정밀도로 제조할 수 있다.

상술한 제2, 제3 실시의 형태에서는, 도 2C의 구성을 채용할 수도 있다.

상술한 각 실시의 형태에서는, 2개의 반도체 칩부(22 및 26)를 맞붙인 구성이다. 또한, 본 발명의 고체 촬상 장치는, 2개 이상의 반도체 칩부를 맞붙인 구성으로 할 수도 있다. 2개 이상의 반도체 칩부를 맞붙인 구성에서도, 화소 어레이(23)를 갖는 제1의 반도체 칩부(22)와, 신호 처리하기 위한 로직 회로(25)를 갖는 제2의 반도체 칩부(26) 사이의 접속 부분에서는, 반도체 부분을 전부 제거한 상술한 구성이 적용된다.

전술한 반도체 칩부를 맞붙임 구조에서는, 그라운드 용량, 인접 커플링 용량 등의 기생 용량이 발생한다. 특히, 접속 도체(68) 및 관통 접속 도체(69)는 표면적이 크기 때문에, 인접하는 열(column)의 접속 도체 사이, 또는 인접하는 열이 라우팅 배선 사이에서의 인접 커플링 용량을 저감시키는 것이 바람직하다. 여기서의 접속 도체 사이란, 접속 도체(68) 및 관통 접속 도체(69)를 쌍으로 하였을 때의, 인접하는 쌍 사이의 접속 도체 사이를 가리킨다. 한편, 제1의 접속 패드(65)의 면적 및 피치, 제2의 접속 패드(63)의 면적 및 피치는, 화소 면적 및 화소 피치에 비하여 크기 때문에, 실용에 제공할 수 있는 레이아웃이 요망된다.

다음에, 쌍으로 이루어진 인접 커플링 용량의 저감 및 실용적으로 사용 가능한 레이아웃이 한 실시의 형태에 따라 설명된다.

5. 제4 실시의 형태

고체 촬상 장치의 구성례

도 31 내지 도 35에, 본 발명에 관한 반도체 장치, 즉 MOS 고체 촬상 장치의 제4 실시의 형태를 도시한다. 동 도면은, 특히, 제1 및 제2의 반도체 칩부 사이를 전기적으로 접속하는 접속 패드를 포함하는 배선 접속 부분의 레이아웃만을 도시한다. 도 31은 접속 패드 어레이의 평면도, 도 32는 도 31의 XXXII-XXXII선상의 단면도, 도 33은 도 31의 XXXIII-XXXIII선상의 단면도이다. 도 34 및 도 35는 도 31의 분해 평면도이다.

제4 실시의 형태에 관한 고체 촬상 장치(84)는, 전술한 바와 마찬가지로, 2개의 반도체 칩부(22, 26)가 맞붙여지고, 제1의 반도체 칩부(22)의 일부의 반도체 부분이 제거되고, 그 반도체 제거 영역(52) 내에서 접속 배선(67)을 통하여 양 반도체 칩부(22, 26) 사이가 접속된다. 본 실시의 형태에서, 상기 배선 접속 부분의 레이아웃을 제외한 다른 구성은, 전술한 각 실시의 형태의 어느 하나의 구성을 적용할 수 있기 때문에, 상세 설명을 생략한다.

제4 실시의 형태에서는, 제1의 반도체 칩부(22)에서의 다층 배선층(41)의 배선(40)[40a, 40b, 40c, 40d]이 복수층, 본 예에서는 4층의 메탈(M1 내지 M4)로 형성된다. 제1의 접속 패드(65)는, 1층째의 메탈(M1)로 형성되고, 수직 신호선에 상당하는 라우팅 배선(40d)은 2층째 이후의 메탈로 형성된다. 본 예에서는, 수직 신호선에 상당하는 라우팅 배선(40d)이 4층째의 메탈(M4)로 형성된다. 또한, 제2의 반도체 칩부(26)에서의 다층 배선층(55)의 배선(53)[53a, 53b, 53c, 53d]이 복수층, 본 예에서는 4층의 메탈(M11 내지 M14)로 형성된다. 제2의 접속 패드(63)는 2층째 이후, 예를 들면 3층째 또는 4층째, 본 예에서는 최상층의 4층째의 메탈(M14)로 형성된다. 수직 신호선에 상당하는 라우팅 배선(53d)은, 접속 패드(63)의 메탈(M14)보다 하층의 메탈, 본 예에서는 1층째의 메탈(M11)로 형성된다. 제1의 반도체 칩부(22)에서, 1층째의 메탈로 형성된 제1의 접속 패드(65)는, 2층째, 3층째의 메탈에 의한 접속부(85) 및 비어 도체(86)를 통하여 4층째의 메탈에 의한 라우팅 배선(40d)과 전기적으로 접속된다. 제2의 반도체 칩부(26)에서, 4층째의 메탈로 형성된 제2의 접속 패드(63)는, 3층째, 2층째의 메탈에 의한 접속부(87) 및 비어 도체(88)를 통하여 1층째의 메탈에 의한 라우팅 배선(53d)과 전기적으로 접속된다.

제2의 접속 패드(63)는, 제1, 제2의 반도체 칩부(22, 26)에서의 맞붙임의 위치 어긋남을 고려하여, 제1의 접속 패드(65)보다 넓은 면적에서 형성된다. 쌍을 이루는 제1 및 제2의 접속 패드(65 및 63)를 종합하여, 접속 패드 쌍(89)이라고 말한다.

통상적으로, 화소 피치마다 수직 신호선을 배치하고 있지만, 화소 피치가 미세화되면, 접속 패드 쌍(89)의 피치가 상대적으로 화소 피치보다 커지고, 배선이 곤란해진다. 동시에, 수직 신호선이 조밀하게 배치되어, 수직 신호선 사이의 인접 커플링 용량이 커지고, 불편이 생긴다. 본 실시의 형태는, 그것을 회피하도록 한 접속 배선 및 수직 신호선의 레이아웃이다. 하나의 수직 신호선, 또는 하나의 접속 도체, 또는 하나의 관통 접속 도체에서의, 대 그라운드 용량은, 20fF 이하로 하는 것이 바람직하다. 또한, 인접 커플링 용량은, 스트리킹 현상을 회피하기 위해, 대 그라운드 용량의 약 1/10 이하, 즉 2fF 이하로 하는 것이 바람직하다.

제1 및 제2의 접속 패드(65, 63)는, 평면상으로 보아 8각형, 바람직하게는 정8각형으로 형성된다. 접속 패드 쌍(89)을 구성하는 제1 및 제2의 접속 패드는, 수평 방향으로 배열된다. 이 접속 패드 쌍(89)은, 각 열이 라우팅 배선(40d, 53d)이 배열되는 수평 방향에 따라서 복수 배열되고, 또한 수직 방향으로 복수단(段), 본 예에서는 4단 배열된다. 즉, 양 반도체 칩부(22 및 26)의 배선 접속 부분에서는, 각각 정8각형을 이루는 제1 및 제2의 접속 패드(65 및 63)가 수평 방향 및 수직 방향으로 교대로 배열된다. 여기에, 접속 패드 쌍(89)을 수평 방향으로 복수 배열함과 함께, 수직 방향으로 4단 배열하여 이루어지는 접속 패드 어레이(91)가 구성된다. 여기서, 8각형을 정의한다. 8각형의 제1의 접속 패드(65)는, 라우팅 배선(40d)과의 접속에 제공하기 위해, 일부 돌출한 접속용의 돌출부(65a)를 일체로 갖는 경우도 있다(도 32 참조). 이 경우의 형상은, 돌출량이 전체의 8각형의 형상으로 보아 적기 때문에, 8각형의 범주에 들어간다.

접속 패드 어레이(91)에서는, 제1, 제2의 접속 패드(65, 63)가 평면상으로 보아, 예를 들면 조밀하게 배열된다. 제1, 제2의 접속 패드(65, 63)는 서로 일부가 겹쳐지도록 배치하는 것도 가능하다. 제1, 제2의 접속 패드(65, 63)에 각각 접속 도체(68), 관통 접속 도체(69)가 접속되고, 양 접속 도체(68 및 69) 사이를 연결하는 연결 도체(71)를 포함하는 접속 배선(67)을 통하여 제1 및 제2의 반도체 칩부(22 및 26)가 전기적으로 접속된다. 접속 도체(68), 관통 접속 도체(69)는, 각각 그 횡단면 형상을 대응하는 접속 패드(65, 63)의 평면 형상과 같은 8각형이 되도록 형성할 수 있다. 본 예의 접속 배선(67)은, 제3 실시의 형태와 마찬가지로 형성된다. 즉, 반도체 제거 영역(52) 내에 절연막(77)이 매입되고, 절연막(77)을 관통하도록 접속 도체(65), 관통 접속 도체(63)가 형성되고, 연결 도체(71)의 표면이 절연막(77)의 표면과 평탄면이 되도록 평탄화된다.

본 실시의 형태에서는, 각 4열의 수직 신호선에 상당하는 라우팅 배선(40d, 53d)이, 각 4단의 접속 패드 쌍(89)의 제1, 제2의 접속 패드(65, 63)에 각각 접속되어 구성된다. 제1의 반도체 칩부(22)에서는, 제1의 접속 패드(65)가 1층째의 메탈(M1)로 형성되고, 각 라우팅 배선(40d)이 그 이외의 층의 메탈, 본 예에서는 4층째의 메탈(M4)로 형성된다. 이 때문에, 라우팅 배선(40d)은, 제1의 접속 패드(65)의 아래를 가로지르도록 배선할 수 있고, 이웃하는 라우팅 배선(40d) 사이의 거리를 넓힐 수 있다. 마찬가지로, 제2의 반도체 칩부(26)에서는, 제2의 접속 패드(63)가 4층째의 메탈(M14)로 형성되고, 각 라우팅 배선(53d)이 그 이외의 층의 메탈, 본 예에서는 1층째의 메탈(M11)로 형성된다. 이 때문에, 라우팅 배선(53d)은, 제2의 접속 패드(63)의 아래를 가로지르도록 배선할 수 있기 때문에, 이웃하는 라우팅 배선(53d) 사이의 거리를 넓힐 수 있다.

본 실시의 형태에서는, 접속 패드 쌍(89)의 수평 방향의 1피치(P) 내에, 수직 방향의 접속 패드 쌍(89)의 복수단에 대응한 복수열의 수직 신호선이 배열되도록 레이아웃된다. 도 31에서는, 접속 패드 쌍(89)의 1피치(P) 내에, 수직 방향의 접속 패드 쌍(89)의 4단에 대응한 각 4열의 수직 신호선에 상당하는 라우팅 배선(40d, 53d)이 배열되도록 레이아웃된다.

제4 실시의 형태에 관한 고체 촬상 장치(84)에 의하면, 제1, 제2의 접속 패드(65, 63)의 평면 형상이 8각형으로 형성되고, 이 제1, 제2의 접속 패드(65, 63)가 수평, 수직 방향으로 교대로 조밀하게 배열된 접속 패드 어레이(91)가 형성된다. 즉, 양 반도체 십부(22, 26)의 배선 접속 부분에, 조밀한 접속 패드 어레이(91)가 형성된다. 접속 패드 어레이(91)의 각 4단의 접속 패드 쌍(89)에 대해 각 4열의 수직 신호선에 상당하는 라우팅 배선(40d, 52d)이 접속되기 때문에, 이웃하는 라우팅 배선(40d) 사이, 라우팅 배선(53d) 사이의 간격이 넓어지고, 인접 커플링 용량을 저감할 수 있다. 또한, 이웃하는 접속 도체 쌍 사이에는 절연막(77)이 존재하기 때문에, 접속 도체 쌍 사이에서의 인접 커플링 용량도 저감할 수 있다.

제1의 반도체 칩부(22)에서는, 접속 도체(68)가 1층째의 메탈(M1)에 의한 접속 패드(65)에 접속하도록 하고 있기 때문에, 접속구멍의 깊이가 짧아지고, 접속구멍의 가공이 하기 쉬워지고, 또한 접속 도체(68)의 매입이 하기 쉬워진다.

접속 패드 쌍(89)에서는, 제1의 반도체 칩부(22)측의 접속 패드(65)의 면적에 비교하여, 제2의 반도체 칩부(26)의 접속 패드(63)의 면적이 크게 형성된다. 제1의 반도체 칩부(22)에서의 접속구멍(64)과, 접속 패드(65)와의 위치는, 제1의 반도체 칩부(22)에 형성되어 있는 얼라인먼트 마크를 기준으로 정확하게 맞출 수 있다. 한편, 제1의 반도체 칩부(22)와 제2의 반도체 칩부(26)를 맞붙인 때에, 맞붙임 어긋남이 갱길 우려가 있지만, 접속 패드(63)의 면적이 크기 때문에, 관통 접속구멍(62)과 접속 패드(63)를 맞출 수 있다. 따라서, 전술한 바와 같이, 맞붙임의 위치 어긋남이 있어도, 접속 패드(65 및 63)와, 접속 도체(64) 및 관통 접속 도체(69)와의 접속을 가능하게 한다.

2열 4단의 접속 패드 쌍(89)이, 대소의 접속 패드(63 및 65)의 방향을 반전하도록, 수평, 수직 방향으로 교대로 배치되기 때문에, 접속 패드(63, 65)의 조밀 배치를 가능하게 한다. 이에 의해, 화소의 미세화에 수반하여 화소 피치가 미세화되어도, 라우팅 배선의 라우팅을 가능하게 한다.

쌍을 이루는 제1 및 제2의 접속 패드(65 및 63)를 수평 방향으로 배열한 구성에서는, 후술하는 쌍을 한 제1 및 제2의 접속 패드(65 및 63)를 수직 방향으로 배열한 구성에 비교하여 4열의 라우팅 배선에서의 배선 길이의 차이에 의한 배선 저항차가 적어진다.

접속 패드(65, 63)의 면적, 피치는, 화소의 면적, 피치보다 크지만, 접속 패드(65, 63)의 레이아웃을 상기한 바와 같이 함에 의해, 배선(40d, 53d)의 라우팅이 가능해지고, 고성능의 고체 촬상 장치를 제공할 수 있다.

제4 실시의 형태에서도, 제1, 제2 실시의 형태의 접속 배선(67)의 구성을 채용하여도, 마찬가지로 인접 커플링 용량을 저감할 수 있다.

제4 실시의 형태에서는, 그 밖에, 제1 내지 제3 실시의 형태에서 설명한 바와 같은 효과를 이룬다.

6. 제5 실시의 형태

고체 촬상 장치의 구성례

도 36에, 본 발명에 관한 반도체 장치, 즉 MOS 고체 촬상 장치의 제5 실시의 형태를 도시한다. 동 도면은, 특히, 제1 및 제2의 반도체 칩부(22 및 26) 사이를 전기적으로 접속하는 접속 패드(65, 63)를 포함하는 배선 접속 부분의 레이아웃만을 도시한다.

제5 실시의 형태에 관한 고체 촬상 장치(93)는, 전술한 바와 마찬가지로, 2개의 반도체 칩부(22, 26)가 맞붙여지고, 제1의 반도체 칩부(22)의 일부의 반도체 부분이 제거되고, 그 반도체 제거 영역(52) 내에서 접속 배선(67)을 통하여 양 반도체 칩부(22, 26) 사이가 접속된다. 본 실시의 형태에서, 상기 배선 접속 부분의 레이아웃을 제외한 다른 구성은, 전술한 각 실시의 형태의 어느 하나의 구성을 적용할 수 있기 때문에, 상세 설명을 생략한다.

제5 실시의 형태에서는, 화소 어레이(23)를 끼우고 수직 방향으로 서로 대향하는 양 외측에 접속 패드 어레이(91A 및 91B)가 배치되고, 각각의 접속 패드 어레이(91A 및 91B)에 교대로 수직 신호선에 상당하는 라우팅 배선(40d, 53d)을 접속하여 구성된다. 본 실시의 형태에서는, 예를 들면 도 31과 마찬가지로, 쌍을 이루는 제1, 제2의 접속 패드(65, 63)를 수평 방향으로 배치한 접속 패드 쌍(89)을 수직 방향으로 복수단, 본 예에서는 2단으로 배치된다. 각각의 접속 패드 어레이(91A, 91B)의 접속 패드 쌍(89)은, 예를 들면 조밀하게 배치된다. 그리고, 2열 걸러서, 상의 라우팅 배선(40d, 53d)이 교대로 접속 패드 어레이(91A, 91B)의 2단의 접속 패드 쌍(89)에 접속된다. 양 접속 패드 어레이(91A 및 91B)는, 도 15B에 도시하는 반도체 제거 영역(52a, 52b)에 형성된다.

도 36에서는, 접속 패드(65, 63)의 평면 형상을 8각형, 바람직하게는 정8각형으로 하였지만, 배선 사이를 넓힐 수가 있어서, 접속 패드의 평면 형상을 4각형형상, 육각형(바람직하게는 정6각형)으로 할 수도 있다. 또한, 본 실시의 형태에서는, 접속 패드 쌍(89)을, 후술하는 제1 및 제2의 접속 패드(65 및 63)를 수직 방향으로 배열한 접속 패드 쌍로 치환한 구성에도 적용할 수 있다.

제5 실시의 형태의 고체 촬상 장치(93)에 의하면, 접속 패드 어레이(91A, 91B)가 화소 어레이(23)를 끼우고 배치하고, 수직 신호선에 상당하는 라우팅 배선을 복수열, 본 예에서는 2열마다 교대로 접속 패드 어레이(91A, 91B)의 2단의 접속 패드 쌍(89)에 접속하고 있다. 이 구성에 의해, 이웃하는 라우팅 배선(40d) 사이, 라우팅 배선(53d) 사이를 무리하게 좁게 할 필요가 없어진다. 환언하면, 이웃하는 라우팅 배선(40d) 사이, 라우팅 배선(53d) 사이를 여유를 갖고서 넓힐 수 있다. 따라서, 인접 커플링 용량을 저감할 수 있다. 또한 라우팅 배선 사이에서의 배선 길이도 차가 작아지고, 배선 저항차를 보다 적게 할 수 있다.

접속 패드(65, 63)의 면적, 피치는, 화소의 면적, 피치보다 크지만, 접속 패드의 레이아웃을 상기한 바와 같이 함에 의해, 배선(40d, 53d)의 라우팅이 가능해지고, 고성능의 고체 촬상 장치를 제공할 수 있다.

제5 실시의 형태에서도, 제1, 제2, 제3 실시의 형태의 접속 배선의 구성을 채용하여도, 마찬가지로 인접 커플링 용량을 저감할 수 있다.

제5 실시의 형태에서는, 그 밖에, 제1 내지 제3 실시의 형태에서 설명한 바와 같은 효과를 이룬다.

7. 제6 실시의 형태

고체 촬상 장치의 구성례

도 37 및 도 38에, 본 발명에 관한 반도체 장치, 즉 MOS 고체 촬상 장치의 제6 실시의 형태를 도시한다. 동 도면은, 특히, 제1 및 제2의 반도체 칩부(22 및 26) 사이를 전기적으로 접속하는 접속 패드(65, 63)를 포함하는 배선 접속 부분의 레이아웃만을 도시한다.

제6 실시의 형태의 고체 촬상 장치(95)는, 전술한 바와 마찬가지로, 2개의 반도체 칩부(22, 26)가 맞붙여지고, 제1의 반도체 칩부(22)의 일부의 반도체 부분이 제거되고, 그 반도체 제거 영역(52) 내에서 접속 배선(67)을 통하여 양 반도체 칩부(22 및 26) 사이가 접속된다. 본 실시의 형태에서, 상기 배선 접속 부분의 레이아웃을 제외한 다른 구성은, 전술한 각 실시의 형태의 어느 하나의 구성을 적용할 수 있기 때문에, 상세 설명을 생략한다.

제6 실시의 형태에서는, 예를 들면 도 31과 같은 정8각형의 제1, 제2의 접속 패드(65, 63)를 수직, 수평으로 교대로 배열한 접속 패드 어레이(91)가 형성되고, 이 접속 패드 어레이(91)의 각 4단의 접속 패드 쌍(89)에 4열마다의 라우팅 배선(40d, 53d)이 접속된다. 제1의 반도체 칩부(22)에서의 제1의 접속 패드(65)는 1층째의 메탈(M1)로 형성되고, 이 접속 패드(65)에 접속된 라우팅 배선(40d)은 4층째의 메탈(M4)로 형성된다. 제2의 반도체 칩부(26)에서의 제2의 접속 패드(63)는 4층째의 메탈(M14)로 형성되고, 이 접속 패드(63)에 접속된 라우팅 배선(53d)은 1층째의 메탈(M11)로 형성된다.

제1의 반도체 칩부(22)에서의 라우팅 배선(40d)은, 접속되지 않은 다른 소요되는 제1의 접속 패드(65) 아래를 가로질러서 배선된다. 접속 패드(65)는 비교적 면적이 넓기 때문에, 이 접속 패드(65)를 가로지르는 전위가 다른 라우팅 배선(40d)의 사이에 커플링 용량이 발생할 우려가 있다. 이 때문에, 본 실시의 형태에서는, 제1의 접속 패드(65)와 소요되는 라우팅 배선(40d)의 사이에, 이 제1의 접속 패드(65)와 라우팅 배선(40d) 사이의 층의 메탈로 실드 배선(96)이 형성된다. 즉, 제1의 접속 패드(65)와 라우팅 배선(40d)의 사이에, 2층째 또는 3층째, 본 예에서는 2층째의 메탈(M2)에 의한 실드 배선(96)이 형성된다. 예를 들면, 도 38에 도시하는 바와 같이 제1의 접속 패드(65) 아래에 3개의 라우팅 배선(40d)이 가로지르는 일도 있기 때문에, 실드 배선(96)은 접속 패드(65)의 폭에 상당하는 폭으로, 각 4단의 접속 패드 쌍(89)에 연속하여 형성된다.

또한, 도시하지 않지만, 제2의 반도체 칩부(26)에서의 라우팅 배선(53d)은, 접속되지 않은 다른 소요되는 제2의 접속 패드(63) 아래를 가로질러서 배선된다. 제2의 접속 패드(63)도 면적이 넓기 때문에, 이 접속 패드(63)를 가로지르는 전위가 다른 라우팅 배선(53d)의 사이에 커플링 용량이 발생할 우려가 있다. 이 때문에, 제2의 접속 패드(63)와 소요되는 라우팅 배선(53d)의 사이에, 이 제2의 접속 패드(63)와 라우팅 배선(53d) 사이의 층의 메탈로 실드 배선이 형성된다. 즉, 제2의 접속 패드(63)와 라우팅 배선(53d)의 사이에, 3층째 또는 2층째, 본 예에서는 3층째의 메탈(M13)에 의한 실드 배선이 형성된다. 예를 들면 제2의 접속 패드(63)하에 3개의 라우팅 배선(53d)이 가로지르는 일도 있기 때문에, 실드 배선은 접속 패드(63)의 폭에 상당하는 폭으로, 각 4단의 접속 패드 쌍(89)에 연속하여 형성할 수 있다.

제6 실시의 형태에 관한 고체 촬상 장치에 의하면, 제1의 접속 패드(65)와, 이 접속 패드(65) 아래를 가로지르는 라우팅 배선(40d)의 사이에 배치된 실드 배선(96)에 의해, 전위가 다른 접속 패드(65)와 라우팅 배선(40d) 사이에서 커플링 용량의 발생이 회피된다. 또한, 제2의 접속 패드(63)와, 이 접속 패드(63) 아래를 가로지르는 라우팅 배선(53d)의 사이에 배치된 실드 배선에 의해, 전위가 다른 접속 패드(63)와 라우팅 배선(53d) 사이에서 커플링 용량의 발생이 회피된다. 따라서, 고체 촬상 장치의 보다 고성능화가 도모된다.

제6 실시의 형태에서는, 그 밖에, 제1 내지 제3 실시의 형태에서 설명한 바와 같은, 기생 용량의 저감 등의 효과를 이룬다.

제6 실시의 형태에서는, 접속 패드(65)의 평면 형상, 또는 접속 패드(65)의 레이아웃에 의하지 않고, 실드 배선(96)에 의한 효과를 이룬다.

8. 제7 실시의 형태

고체 촬상 장치의 구성례

도 39에, 본 발명에 관한 반도체 장치, 즉 MOS 고체 촬상 장치의 제7 실시의 형태를 도시한다. 동 도면은, 특히, 제1 및 제2의 반도체 칩부(22 및 26) 사이를 전기적으로 접속하는 접속 패드(65, 63)를 포함하는 배선 접속 부분의 레이아웃만을 도시한다.

제7 실시의 형태에 관한 고체 촬상 장치(97)는, 전술한 바와 마찬가지로, 2개의 반도체 칩부(22, 26)가 맞붙여지고, 제1의 반도체 칩부(22)의 일부의 반도체 부분이 제거되고, 그 반도체 제거 영역(52) 내에서 접속 배선(67)을 통하여 양 반도체 칩부(22, 26) 사이가 접속된다. 본 실시의 형태에서, 상기 배선 접속 부분의 레이아웃을 제외한 다른 구성은, 전술한 각 실시의 형태의 어느 하나의 구성을 적용할 수 있기 때문에, 상세 설명을 생략한다.

제7 실시의 형태에서는, 쌍을 이루는 제1 및 제2의 접속 패드(65 및 63)가, 수직 신호선에 상당하는 라우팅 배선(40d, 53d)이 연장하는 수직 방향(이른바 종방향)으로 배열된다. 이 접속 패드 쌍(99)이, 라우팅 배선(40d, 53d)이 배열되는 수평 방향에 따라서 복수 배열됨과 함께, 수직 방향으로 복수단, 본 예에서는 3단 배열되어, 접속 패드 어레이(98)가 구성된다.

제1 및 제2의 접속 패드(65 및 63)는, 제4 실시의 형태에서 설명한 바와 마찬가지로, 평면상으로 보아 예를 들면 8각형, 바람직하게는 정8각형으로 형성된다. 이 제1 및 제2의 접속 패드(65 및 63)는, 전술한 바와 마찬가지로, 접속 도체(68), 관통 접속 도체(69) 및 연결 도체(71)로 이루어지는 접속 배선(67)을 통하여, 서로 전기적으로 접속된다.

제1의 반도체 칩부(22)에서는, 다층 배선층(41)의 배선(40)을 복수층, 예를 들면 4층의 메탈(M1 내지 M4)로 구성할 수 있다. 이 때, 제1의 접속 패드(65)는 1층째의 메탈(M1)로 형성하고, 이 접속 패드(65)에 접속된 라우팅 배선(40d)은 4층째의 메탈(M4)로 형성하는 것이 바람직하다. 또한, 이것으로 한하지 않고, 제1의 접속 패드(65) 및 라우팅 배선(40d)은, 어느 층의 메탈로 형성할 수도 있다.

제2의 반도체 칩부(26)에서는, 다층 배선층(55)의 배선(53)을 복수층, 예를 들면 4층의 메탈(M11 내지 M14)로 구성할 수 있다. 이 때, 제2의 접속 패드(63)는 4층째의 메탈(M14)로 형성하고, 이 접속 패드(63)에 접속되는 라우팅 배선(53d)은 1층째의 메탈(M11)로 형성하는 것이 바람직하다. 또한, 이것으로 한하지 않고, 제2의 접속 패드(63) 및 라우팅 배선(53d)은, 어느 층의 메탈로 형성할 수도 있다. 그리고, 3열 걸러서, 라우팅 배선(40d, 53d)이 접속 패드 어레이(98)의 3단의 접속 패드 쌍(99)에 접속된다.

제7 실시의 형태에 관한 고체 촬상 장치(97)에 의하면, 제1 및 제2의 접속 패드(65 및 63)를 수직 방향으로 배열한 접속 패드 쌍(99)을 복수단 배치한 접속 패드 어레이(98)를 구성함에 의해, 배선(40d, 53d)의 라우팅이 가능해진다. 특히, 화소 면적보다 큰 접속 패드(65, 63)라도, 배선(40d, 53d)의 라우팅이 가능해지고, 고성능의 고체 촬상 장치를 제공할 수 있다. 라우팅 배선(40d, 53d)이 각각 접속 패드(65, 63)를 가로지르도록 배치될 때는, 이웃하는 라우팅 배선 사이를 여유를 갖고서 넓힐 수 있고, 라우팅 배선 사이에 생기는 인접 커플링 용량을 저감할 수 있다.

제7 실시의 형태에서도, 제1, 제2, 제3 실시의 형태의 접속 배선의 구성을 채용하여도, 마찬가지로 인접 커플링 용량을 저감할 수 있다.

제7 실시의 형태에서는, 그 밖에, 제1 내지 제3 실시의 형태에서 설명한 바와 같은 효과를 이룬다.

위의 예에서는, 접속 패드(65, 63)의 평면 형상을 8각형으로 하였지만, 그 밖에, 사각형, 육각형(바람직하게는 정6각형) 등의 다각형, 원형 등으로 하는 것도 가능하다. 접속 도체(68), 관통 접속 도체(69)는, 그 횡단면 형상을 접속 패드(65, 63)의 평면 형상이 되도록 형성할 수 있다. 접속 패드(65, 63)의 평면 형상과, 접속 도체(68), 관통 접속 도체(69)의 횡단면 형상을 서로 다른 형상으로 하는 것도 가능하다.

또한, 상술한 실시의 형태에 관한 고체 촬상 장치에서는, 신호 전하를 전자로 하고, 제1 도전형을 p형, 제2 도전형을 n형으로 하여 구성하였지만, 신호 전하를 정공으로 하는 고체 촬상 장치에도 적용할 수 있다. 이 경우, 각 반도체 기판, 반도체 웰 영역 또는 반도체 영역의 도전형을 역으로 하고 n형이 제1 도전형, p형이 제2 도전형이 된다. 로직 회로에서의 MOS 트랜지스터도 n채널 트랜지스터, p채널 트랜지스터를 적용할 수 있다.

9. 제8 실시의 형태

반도체 장치의 구성례

도 40에, 본 발명에 관한 반도체 장치의 제8 실시의 형태를 도시한다. 제8 실시의 형태의 반도체 장치(131)는, 제1의 반도체 칩부(101)와, 제2의 반도체 칩부(116)가 맞붙여진 적층 반도체 칩(100)을 갖고서 구성된다. 제1의 반도체 칩부(101)는, 제1의 반도체 집적 회로와 다층 배선층이 형성되어 있다. 제2의 반도체 칩부(116)는, 제2의 반도체 집적 회로와 다층 배선층이 형성되어 있다. 제1의 반도체 칩부(101)와 제2의 반도체 칩부(116)는, 서로의 다층 배선층이 마주 대하도록 하여 맞붙여진다. 맞붙임은, 본 예에서는 보호막(114, 127)을 통하여 접착제층(129)으로 이루어진다. 그 밖에, 플라즈마 접합으로 맞붙일 수도 있다.

본 실시의 형태에서는, 제1의 반도체 칩부(101)의 일부의 반도체 부분을 전부 제거한 반도체 제거 영역(52)이 형성된다. 이 반도체 제거 영역(52) 내에서, 제1의 반도체 칩부(101)와 제2의 반도체 칩부(116)의 사이를 접속하는 접속 배선(67)이 형성되어 이루어진다. 반도체 제거 영역(52)은, 반도체 집적 회로의 각 접속 배선(67)이 형성되는 부분을 포함하는 전체 영역이고, 반도체 칩부(101)의 예를 들면 주변 부분에 형성된다.

제1의 반도체 칩부(101)는, 박막화된 제1의 반도체 기판(103)에 제1의 반도체 집적 회로, 본 예에서는 로직 회로(102)가 형성된다. 즉, 반도체 기판(예를 들면 실리콘 기판)(103)에 형성한 반도체 웰 영역(104)에, 복수의 MOS 트랜지스터(Tr11, Tr12, Tr13)가 형성된다. 각 MOS 트랜지스터(Tr11 내지 Tr13)는, 한 쌍의 소스/드레인 영역(105)과, 게이트 절연막을 통하여 형성된 게이트 전극(106)을 갖고서 구성된다. 각 MOS 트랜지스터(Tr11 내지 Tr13)는, 소자 분리 영역(107)에 의해 분리된다.

MOS 트랜지스터(Tr11 내지 Tr13)는 대표로서 나타내였다. 로직 회로(102)는, CMOS 트랜지스터로 구성할 수 있다. 이 때문에, 이들 복수의 MOS 트랜지스터로서는, n채널 MOS 트랜지스터, 또는 p채널 트랜지스터로서 구성할 수 있다. 따라서, n채널 MOS 트랜지스터를 형성할 때는, p형 반도체 웰 영역에 소스/드레인 영역이 형성된다. p채널 MOS 트랜지스터를 형성할 때는, n형 반도체 웰 영역에 p형 소스/드레인 영역이 형성된다.

반도체 기판(103)상에는, 층간 절연막(108)을 이용하여 복수층, 본 예에서는 3층의 메탈에 의한 배선(109)을 적층한 다층 배선층(111)이 형성된다. 배선(109)은, 예를 들면 Cu 배선으로 할 수 있다. 각 MOS 트랜지스터(Tr11 내지 Tr13)는, 소요되는 1층째의 배선(109)과 접속 도체(112)를 통하여 접속된다. 또한, 3층의 배선(109)은, 접속 도체를 통하여 상호 접속된다.

제2의 반도체 칩부(116)는, 제2의 반도체 기판(118)에 제2의 반도체 집적 회로, 본 예에서는 로직 회로(117)가 형성된다. 즉, 반도체 기판(예를 들면 실리콘 기판)(118)에 형성한 반도체 웰 영역(119)에, 복수의 MOS 트랜지스터(Tr21, Tr22, Tr23)가 형성된다. 각 MOS 트랜지스터(Tr21 내지 Tr23)는, 한 쌍의 소스/드레인 영역(121)과, 게이트 절연막을 통하여 형성된 게이트 전극(122)을 갖고서 구성된다. 각 MOS 트랜지스터(Tr21 내지 Tr23)는, 소자 분리 영역(123)에 의해 분리된다.

MOS 트랜지스터(Tr21 내지 Tr23)는 대표로서 나타내였다. 로직 회로(117)는, CMOS 트랜지스터로 구성할 수 있다. 이 때문에, 이들 복수의 MOS 트랜지스터로서는, n채널 MOS 트랜지스터, 또는 p채널 트랜지스터로서 구성할 수 있다. 따라서, n채널 MOS 트랜지스터 형성할 때는, p형 반도체 웰 영역에 소스/드레인 영역이 형성된다. p채널 MOS 트랜지스터를 형성할 때는, n형 반도체 웰 영역에 p형 소스/드레인 영역 형성된다.

반도체 기판(118)상에는, 층간 절연막(124)을 통하여 복수층, 본 예에서는 3층의 메탈에 의한 배선(125)을 적층한 다층 배선층(126)이 형성된다. 배선(125)은, 예를 들면 Cu 배선으로 할 수 있다. 각 MOS 트랜지스터(Tr21 내지 Tr23)는, 소요되는 1층째의 배선(125)과 접속 도체(120)를 통하여 접속된다. 또한, 3층의 배선(125)은, 접속 도체(120)를 통하여 상호 접속된다. 이 제2의 칩부(116)의 반도체 기판(118)은, 박막화된 제1의 반도체 칩부(101)의 지지 기판을 겸용한다.

또한, 제1의 반도체 집적 회로로서는, 로직 회로(102)에 대신하여, 예를 들면 반도체 메모리 회로로 할 수 있다. 이 경우, 제2의 반도체 집적 회로가 되는 로직 회로(117)는, 반도체 메모리 회로의 신호 처리에 제공된다.

반도체 제거 영역(52)에서는, 제1의 반도체 기판(118)의 전부가 예를 들면 에칭에 의해 제거되어 있다. 반도체 제거 영역(52)의 저면, 측면으로부터 반도체 기판(118)의 표면으로 연장하여, 예를 들면 실리콘 산화(SiO₂)막(58)과 실리콘 질화(SiN)막(59)에 의한 적층 절연막(61)이 형성된다. 적층 절연막(61)은, 반도체 기판(118)의 표면, 반도체 제거 영역(52)의 측면에 노출하는 반도체 기판(118)을 보호하는 것이다.

반도체 제거 영역(52)에서는, 실리콘 질화막(59)으로부터 제1의 반도체 칩부(101)에서의 다층 배선(111)의 소요되는 배선, 본 예에서는 3층째 메탈의 배선(109d)에 전기적으로 연결되는 제1의 접속 패드(65)에 달하는 접속구멍(64)이 형성된다. 또한, 제1의 반도체 칩부(101)를 관통하여 제2의 반도체 칩부(116)에서의 다층 배선층(126)의 소요되는 배선, 본 예에서는 3층째 메탈의 배선(125d)에 전기적으로 연결되는 제2의 접속 패드(63)에 달하는 관통 접속구멍(62)이 형성된다.

접속 배선(67)은, 접속구멍(64, 62) 내를 각각 매입하도록, 제1의 접속 패드(65)에 접속하는 접속 도체(68)와, 제2의 접속 패드(63)에 접속하는 관통 접속 도체(69)와, 양 도체(68 및 69)를 상단에서 전기적으로 연결하는 연결 도체(71)에 의해 형성된다. 각 접속 배선(67)의 외부에 노출하는 연결 도체(71)는, 외부 배선에 본딩 와이어를 통하여 접속하기 위한 전극 패드가 된다.

제8 실시의 형태에 관한 반도체 장치는, 전술한 제1 실시의 형태에서의 제조 방법을 이용하여 제조할 수 있다. 단, 제1 실시의 형태의 제1의 반도체 칩부에서의 화소 어레이 및 제어 회로를, 제1의 반도체 집적 회로로 치환하고, 제2의 반도체 칩부에서의 로직 회로를, 제2의 반도체 집적 회로로 치환한다.

제8 실시의 형태에 관한 반도체 장치에 의하면, 제1 및 제2의 반도체 칩부(101 및 116)를 맞붙인 구성이기 때문에, 제1 및 제2의 반도체 집적 회로의 형성에 각각에 최적의 프로세스 기술을 이용할 수 있다. 따라서, 제1의 집적 회로, 제2의 집적 회로의 각각의 성능을 충분히 발휘시킬 수 있고, 고성능의 반도체 장치를 제공할 수 있다.

그리고, 본 실시의 형태에서는, 특히, 제1의 반도체 칩부(101)의 일부, 즉, 접속 도체(68) 및 관통 접속 도체(69)가 형성되는 영역의 반도체 부분을 전부 제거하고 있다. 이 반도체 제거 영역(52) 내에 접속 도체(68) 및 관통 접속 도체(69)가 형성되기 때문에, 접속 도체(68) 및 관통 접속 도체(69)와 반도체 기판(104) 사이의 기생 용량을 저감할 수 있고, 반도체 장치의 보다 고성능화를 도모할 수 있다.

제8 실시의 형태에서는, 제조에 있어서, 칩화하기 전의 제1의 반도체 기판(104)과 제2의 반도체 기판(118)을 함께 반제품 상태에서 맞붙여서, 제1의 반도체 기판(104)을 박막화하고 있다. 즉, 제2의 반도체 기판(118)을, 제1의 반도체 기판(104)의 박막화할 때의 지지 기판으로서 이용하고 있다. 이에 의해, 부재의 절약, 제조 공정의 저감을 도모할 수 있다. 또한, 본 실시의 형태에서는, 제1의 반도체 기판(104)을 박막화하고, 또한 반도체 부분이 제거된 반도체 제거 영역(52) 내에 접속구멍(64) 및 관통 접속구멍(62)을 형성하기 때문에, 구멍의 애스펙트비가 작아지고, 고정밀도로 접속구멍을 형성할 수 있다. 따라서, 고성능의 반도체 장치를 고정밀도로 제조할 수 있다.

10. 제9 실시의 형태

반도체 장치의 구성례

도 41에, 본 발명에 관한 반도체 장치의 제9 실시의 형태를 도시한다. 제9 실시의 형태의 반도체 장치(132)는, 제1의 반도체 칩부(101)와, 제2의 반도체 칩부(116)가 맞붙여진 적층 반도체 칩(100)을 갖고서 구성된다. 제1의 반도체 칩부(101)는, 제1의 반도체 집적 회로와 다층 배선층이 형성되어 있다. 제2의 반도체 칩부(116)는, 제2의 반도체 집적 회로와 다층 배선층이 형성되어 있다. 제1의 반도체 칩부(101)와 제2의 반도체 칩부(116)는, 서로의 다층 배선층이 마주 대하도록 하여 맞붙여진다.

본 실시의 형태에서는, 제1의 반도체 칩부(101)의 일부의 반도체 부분을 전부 제거한 반도체 제거 영역(52)이 형성되고, 반도체 제거 영역(52)의 내면부터 반도체 기판(103)의 이면상으로 연장하는 적층 절연막(61)이 형성된다. 이 반도체 제거 영역(52) 내에 반도체 기판(103)상의 적층 절연막(61)의 표면과 평탄면이 되는 평탄화된 절연막(77)이 형성된다. 절연막(77)은, 전술한 바와 마찬가지로, 적층 절연막(61)의 표면측의 실리콘 질화막(59)과 에칭 레이트가 다른 예를 들면 실리콘 산화막 등의 절연막으로 형성된다.

그리고, 이 절연막(77)을 관통하여 각각 제1의 접속 패드(65) 및 제2의 접속 패드(63)에 달하는 접속구멍(64) 및 관통 접속구멍(62)이 형성된다. 이 양 접속구멍(64, 62)을 통하여 제1 및 제2의 접속 패드(65 및 63) 사이를 접속하는 접속 배선(67)이 형성된다. 접속 배선(67)은, 제1의 접속 패드(65)에 전기적으로 접속하는 접속 도체(68)와, 제2의 접속 패드(63)에 전기적으로 접속하는 관통 접속 도체(69)와, 양 도체(68, 69)를 상단에서 전기적으로 연결하는 연결 도체(71)에 의해 형성된다. 접속 도체(68), 관통 접속 도체(69)는, 각각 접속구멍(64, 62) 내를 매입하도록 형성된다. 접속 도체(68), 관통 접속 도체(69) 및 연결 도체(71)는, 소요되는 금속에 의해 일체적으로 형성되고, 연결 도체(71)는, 평탄화된 절연막(77)상에 형성된다.

그 밖의 구성은, 제8 실시의 형태에서 설명한 바와 같기 때문에, 도 40과 대응하는 부분에 동일 부호를 붙이고 중복 설명을 생략한다.

제9 실시의 형태에 관한 반도체 장치(132)는, 전술한 제2 실시의 형태에서의 제조 방법을 이용하여 제조할 수 있다. 단, 제2 실시예의 형태의 제1의 반도체 칩부에서의 화소 어레이 및 제어 회로를, 제1의 반도체 집적 회로로 치환하고, 제2의 반도체 칩부에서의 로직 회로를, 제2의 반도체 집적 회로로 치환한다.

제9 실시의 형태에 관한 반도체 장치(132)에 의하면, 제1의 반도체 칩부(101)의 일부, 즉 접속 배선(67)이 형성되는 영역의 반도체 부분을 전부 제거하고, 그 제거된 반도체 제거 영역(52) 내에 절연막(77)이 매입된다. 이 절연막(77)에 형성된 접속구멍(64), 관통 접속구멍(62)을 통하여 접속 도체(68), 관통 접속 도체(69)가 매입되기 때문에, 양 접속 도체(68, 69)가 절연막(77)에 의해 반도체 기판(103) 측면으로부터 떨어진다. 이에 의해, 양 접속 도체(68, 69)와 반도체 기판(103) 사이의 기생 용량을 저감할 수 있다. 또한, 반도체 제거 영역(52) 내가 절연막(77)으로 매입되기 때문에, 반도체 제거 영역(52)의 측벽에 임하는 반도체 기판(103)의 면을, 적층 절연막(61)과 협동하여 기계적으로 확실하게 보호할 수 있다. 따라서, 반도체 장치의 보다 고성능화를 도모할 수 있다.

본 실시의 형태에서는, 제1의 반도체 기판(103)을 박막화하여 관통 접속구멍(62) 및 접속구멍(64)의 형성을 행하기 때문에, 구멍의 애스펙트비가 작아지고, 고정밀도로 접속구멍(62, 64)을 형성할 수 있다. 따라서, 고성능의 반도체 장치를 고정밀도로 제조할 수 있다.

그 밖에, 설명을 생략하지만, 제8 실시의 형태에서 설명한 바와 같은 효과를 이룬다.

11. 제10 실시의 형태

반도체 장치의 구성례

도 42에, 본 발명에 관한 반도체 장치의 제10 실시의 형태를 도시한다. 제10 실시의 형태의 반도체 장치(133)는, 제1의 반도체 칩부(101)와, 제2의 반도체 칩부(116)가 맞붙여진 적층 반도체 칩(100)을 갖고서 구성된다. 제1의 반도체 칩부(101)는, 제1의 반도체 집적 회로와 다층 배선층이 형성되어 있다. 제2의 반도체 칩부(116)는, 제2의 반도체 집적 회로와 다층 배선층이 형성되어 있다. 제1의 반도체 칩부(101)와 제2의 반도체 칩부(116)는, 서로의 다층 배선층이 마주 대하도록 하여 맞붙여진다.

본 실시의 형태에서는, 제1의 반도체 칩부(101)의 일부의 반도체 부분을 전부 제거한 반도체 제거 영역(52)이 형성되고, 반도체 제거 영역(52)의 내면부터 반도체 기판(103)의 이면상으로 연장하는 적층 절연막(61)이 형성된다. 이 반도체 제거 영역(52) 내에 반도체 기판(103)상의 적층 절연막(61)의 표면과 평탄면이 되는 평탄화된 절연막(77)이 매입되고, 또한 절연막(77)의 접속 배선(67)에 대응하는 부분에 표면부터 소요되는 깊이의 오목부(81)가 형성된다.

그리고, 이 오목부(81)하의 절연막(77)을 통하여 각각 제1의 접속 패드(65), 제2의 접속 패드(63)에 달하는 접속구멍(64), 관통 접속구멍(62)이 형성된다. 이 양 접속구멍(64, 62)을 통하여 제1 및 제2의 접속 패드(65, 63) 사이를 접속하는 접속 배선(67)이 형성된다. 접속 배선(67)은, 제1의 접속 패드(65)에 전기적으로 접속하는 접속 도체(68)와, 제2의 접속 패드(63)에 전기적으로 접속하는 관통 접속 도체(69)와, 양 접속 도체(68, 69)를 상단에서 전기적으로 연결하는 연결 도체(71)에 의해 형성된다. 접속 도체(68), 관통 접속 도체(69)는, 각각 접속구멍(64, 62) 내를 매입하도록 형성된다. 접속 도체(68), 관통 접속 도체(69) 및 연결 도체(71)는, 소요되는 금속에 의해 일체적으로 형성되고, 연결 도체(71)는, 절연막(77)의 오목부(81) 내에 매입되고, 연결 도체(71)의 표면이 절연막(77)의 표면과 평탄면이 되도록 형성된다.

제10 실시의 형태에 관한 반도체 장치(133)는, 전술한 제3 실시의 형태에서의 제조 방법을 이용하여 제조할 수 있다. 단, 제3시의 형태의 제1의 반도체 칩부에서의 화소 어레이 및 제어 회로를, 제1의 반도체 집적 회로로 치환하고, 제2의 반도체 칩부에서의 로직 회로를, 제2의 반도체 집적 회로로 치환한다.

제10 실시의 형태에 관한 반도체 장치(133)에 의하면, 제1의 반도체 칩부(101)의 일부, 즉 접속 배선(67)이 형성되는 영역의 반도체 부분을 전부 제거하고, 그 제거된 반도체 제거 영역(52) 내에 절연막(77)이 매입된다. 또한, 이 절연막(77)에 오목부(81)가 형성되고, 오목부(81)하의 절연막(77)에 형성된 접속구멍(64) 및 관통 접속구멍(62)을 통하여 접속 도체(68) 및 관통 접속 도체(69)가 형성되고, 접속 배선(67)이 형성된다. 이에 의해, 양 접속 도체(68, 69)가 절연막(77)에 의해 반도체 기판(103) 측면으로부터 떨어지고, 양 접속 도체(68, 69)와 반도체 기판(103) 사이의 기생 용량을 저감할 수 있다. 또한, 반도체 제거 영역(52) 내가 절연막(77)으로 매입되기 때문에, 반도체 제거 영역(52)의 측벽에 임하는 반도체 기판(103)의 면을, 적층 절연막(61)과 협동하여 기계적으로 확실하게 보호할 수 있다. 따라서, 반도체 장치의 보다 고성능화를 도모할 수 있다.

연결 도체(71)가 절연막(77)의 오목부(81) 내에 매입되고, 연결 도체(71)가 절연막(77)의 표면과 평탄면이 되도록 평탄화되기 때문에, 표면 단차가 적은 반도체 장치를 형성할 수 있다.

제10 실시의 형태에서는, 제1의 반도체 기판(103)을 박막화하고, 또한 절연막(77)에 오목부(81)를 형성하여 관통 접속구멍(62) 및 접속구멍(64)의 형성을 행하고 있다. 이 때문에, 구멍의 애스펙트비가 작아지고, 고정밀도로 접속구멍(64) 및 관통 접속구멍(62)을 형성할 수 있다. 따라서, 고성능의 반도체 장치를 고정밀도로 제조할 수 있다.

상술한 제8 내지 제10 실시의 형태에서는, 2개의 반도체 칩부를 맞붙인 구성이다. 또한, 본 발명의 반도체 장치는, 3개 이상의 반도체 칩부를 맞붙인 구성으로 할 수도 있다. 3개 이상의 반도체 칩부를 맞붙인 구성에서도, 제1의 반도체 집적 회로를 갖는 제1의 반도체 칩과 제2의 반도체 집적 회로를 갖는 제2의 반도체 칩부 사이의 접속 부분에서는, 반도체 부분을 전부 제거한 상술한 구성이 적용된다.

반도체 집적 회로로서는, 로직 회로 이외에, 메모리 회로, 그 밖의 전기 회로를 적용할 수 있다.

위의 예에서는, 제4 내지 제7 실시의 형태에서 설명한 접속 패드 어레이(91, 91A 및 91B, 98)의 레이아웃을, 제1 내지 제3 실시의 형태에서 나타내는 접속 배선(67)이 형성된 영역에서의 반도체 부분을 전부 제거한 고체 촬상 장치에 적용하였다. 상기 접속 패드 어레이(91, 91A 및 91B, 98)의 레이아웃은, 제8 내지 제10 실시의 형태의 반도체 장치에도 적용할 수 있다. 상기 접속 패드 어레이(91, 91A 및 91B, 98)의 레이아웃은, 이들에 한하지 않고, 다른 웨이퍼나 칩을 맞붙여서 접속 배선을 형성하는 경우, 접속 배선의 주위의 반도체를 제거하지 않은 경우 등에 적용할 수 있다. 예를 들면, 상기 반도체 부분을 제거하지 않고서, 반도체 기판을 관통하여 절연막을 통하여 접속 도체(68), 관통 접속 도체(69)를 매입하여 접속 배선을 형성한, 고체 촬상 장치 또는 상기한 반도체 집적 회로(반도체 장치) 등에도 적용 가능하다.

도 43 및 도 44에, 반도체 부분을 제거하지 않고서 접속 배선을 형성하고, 상기 접속 패드 레이아웃을 적용한 고체 촬상 장치의 실시의 형태를 도시한다. 본 실시의 형태의 고체 촬상 장치(135)는, 전술한 도 16에 도시하는 제2 실시의 형태에서, 접속 배선(67)을 형성하는 영역의 반도체를 제거하지 않은 구성으로 한다. 본 실시의 형태에서는, 접속 배선 영역에, 제1의 반도체 기판(31)을 관통하여 제1의 접속 패드(65)에 달하는 접속구멍(64)과, 반도체 기판(31)을 포함하는 제1의 반도체 칩(22)을 관통하고 제2의 접속 패드(63)에 달하는 관통 접속구멍(62)이 형성된다. 접속구멍(64) 및 관통 접속구멍(62)의 각각의 내면에는 반도체 기판(31)과 절연하기 위한 절연막(136)이 형성된다. 그리고, 제1의 접속 패드(65) 및 제2의 접속 패드(63)를 접속하도록, 접속구멍(65) 및 관통 접속구멍(62) 내에 접속 도체(68) 및 관통 접속 도체(69)가 매입되고, 연결 도체(71)로 연결된 접속 배선이 형성된다. 그 밖의 구성은, 제2 실시의 형태에서 설명한 바와 같기 때문에, 도 16과 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.

한편, 도 44에 도시하는 바와 같이, 본 실시의 형태의 고체 촬상 장치(135)에서는, 접속 패드(63 및 65)를 포함하는 배선 접속 부분의 레이아웃이, 도 31에서 도시하는 구성과 마찬가지로 구성된다. 즉, 8각형의 접속 패드(63, 65)에 의한 접속 패드 쌍(89)을 조밀하게 4단 배열한 접속 패드 어레이(91)가 구성된다. 그 밖의 상세한 구성은 도 31에서 설명한 바와 같기 때문에, 도 31과 대응하는 부분에 동일 부호를 붙이고 중복 설명을 생략한다.

고체 촬상 장치(135)에서도, 도 31에서 설명한 바와 마찬가지로, 이웃하는 라우팅 배선(40d) 사이, 라우팅 배선(53d) 사이의 간격이 넓어지고, 인접 커플링 용량을 저감할 수 있다.

도 45 및 도 46에, 반도체 부분을 제거하지 않고서 접속 배선을 형성하고, 상기 접속 패드 레이아웃을 적용한 반도체 집적 회로를 갖는 반도체 장치의 실시의 형태를 도시한다. 본 실시의 형태의 반도체 장치(137)는, 전술한 도 41에 도시하는 제9 실시의 형태에서, 접속 배선(67)을 형성하는 영역의 반도체를 제거하지 않은 구성으로 한다. 본 실시의 형태에서는, 접속 배선 영역에, 제1의 반도체 기판(31)을 관통하여 제1의 접속 패드(65)에 달하는 접속구멍(64)과, 반도체 기판(31)을 포함하는 제1의 반도체 칩(22)을 관통하고 제2의 접속 패드(63)에 달하는 관통 접속구멍(62)이 형성된다. 접속구멍(64) 및 관통 접속구멍(62)의 각각의 내면에는 반도체 기판(31)과 절연하기 위한 절연막(136)이 형성된다. 그리고, 제1의 접속 패드(65) 및 제2의 접속 패드(63)를 접속하도록, 접속구멍(65) 및 관통 접속구멍(62) 내에 접속 도체(68) 및 관통 접속 도체(69)가 매입되고, 연결 도체(71)로 연결된 접속 배선이 형성된다. 그 밖의 구성은, 제6 실시의 형태에서 설명한 바와 같기 때문에, 도 41과 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.

한편, 도 46에 도시하는 바와 같이, 본 실시의 형태에서는, 접속 패드(63 및 65)를 포함하는 배선 접속 부분의 레이아웃이, 도 31에서 도시하는 구성과 마찬가지로 구성된다. 즉, 8각형의 접속 패드(63, 65)에 의한 접속 패드 쌍(89)을 조밀하게 4단 배열한 접속 패드 어레이(91)가 구성된다. 그 밖의 상세한 구성은 도 31에서 설명한 바와 같기 때문에, 도 31과 대응하는 부분에 동일 부호를 붙이고 중복 설명을 생략한다.

본 반도체 장치(137)에서도, 도 31에서 설명한 바와 마찬가지로, 이웃하는 라우팅 배선(40d) 사이, 라우팅 배선(53d) 사이의 간격이 넓어지고, 인접 커플링 용량을 저감할 수 있다.

또한, 반도체 부분을 제거하지 않고서 접속 배선을 형성하는 고체 촬상 장치, 집적 회로를 갖는 반도체 장치에서는, 접속 패드의 레이아웃으로서, 제5 실시의 형태(도 36), 제6 실시의 형태(도 37, 도 38), 제7 실시의 형태(도 39) 등의 레이아웃도 적용할 수 있다.

상술한 고체 촬상 장치에 관한 실시의 형태에서는, 제1의 반도체 칩(22)의 화소 어레이(23)가 형성되는 반도체 기판, 또는 반도체 웰 영역의 전위를 안정화시킬 필요가 있다. 즉, 동작시에 있어서의 관통 접속 도체(69) 및 접속 도체(68)의 전위 변화에 대해서도, 관통 접속 도체(69) 및 접속 도체(68)의 주위의 반도체 기판 또는 반도체 웰 영역의 전위(이른바 기판 전위)가 변동하지 않고, 안정화되어 있을 것이 필요하다. 이 기판 전위를 안정화시키기 위해, 본 예에서는 반도체 웰 영역(32)에 불순물 확산층에 의한 콘택트부가 형성되고, 이 콘택트부가 접속 도체(44), 배선(40)을 통하여, 제1의 반도체 칩부(22)상의 주변에 형성한 전극 패드부에 접속된다. 이 전극 패드부에 고정 전압, 예를 들면 전원 전압(VDD) 또는 그라운드 전압(0V)을 공급함에 의해, 콘택트부를 통하여 반도체 웰 영역(32)에 전원 전압 또는 그라운드 전압(0V)이 인가되고, 반도체 웰 영역의 기판 전위가 안정화된다. 예를 들면, 반도체 기판 또는 반도체 웰 영역이 n형이라면, 전원 전압이 공급되고, 반도체 기판 또는 반도체 웰 영역이 p형이라면, 그라운드 전위가 인가된다.

또한, 상술한 고체 촬상 장치에 관한 실시의 형태에서는, 관통 접속 도체(69) 및 접속 도체(68)로 이루어지는 접속 배선(67)을 형성하는 가공시에, 로직 회로측의 트랜지스터가 플라즈마 데미지를 받지 않도록, 보호 다이오드가 마련된다. 접속 배선(67)의 형성에서는, 플라즈마 에칭에 의해 패드부(63, 65)에 달하는 접속구멍(62, 65)이 형성되는데, 이 플라즈마 가공할 때의 과대한 플라즈마 이온이, 특히 로직 회로측의 접속 패드(63)에 대전(帶電)된다. 과대한 플라즈마 이온의 대전이 배선(53)을 통하여 로직측의 트랜지스터에 인가되면, 트랜지스터가 이른바 플라즈마 데미지를 받게 된다. 보호 다이오드는, 이 플라즈마 데미지를 방지하기 위한 것이다.

본 실시의 형태에서는, 칼럼 신호 처리 회로(5)의 각 칼럼 회로부를 구성하는 로직 회로마다 보호 다이오드가 형성된다. 전술한 바와 같이, 각 수직 신호선에 상당하는 라우팅 배선은, 각각 접속 패드(63 및 65)를 통하여, 각 접속 배선(67)의 관통 접속 도체(69) 및 접속 도체(68)에 접속된다. 제2의 반도체 칩부(26)에는, 각 칼럼 회로부마다, 칼럼 회로부의 MOS 트랜지스터가 형성되는 반도체 기판(45)에 보호 다이오드가 형성된다. 각 보호 다이오드는, 칼럼 회로부의 MOS 트랜지스터의 게이트 전극이 접속된 같은 라우팅 배선에 접속된다. 라우팅 배선에 접속되는 보호 다이오드는, 칼럼 회로부의 MOS 트랜지스터보다도, 접속 패드(63)에 가까운측에 마련된다. 플라즈마 가공시에, 로직 회로측의 접속 패드부(63)에 대전한 과대한 플라즈마 이온에 의한 전하는, 보호 다이오드에 흐르고, 칼럼 회로부에 데미지를 주는 일이 없다. 따라서, 접속 배선(67) 가공시의 칼럼 회로부에의 플라즈마 데미지를 회피할 수 있다. 또한, 칼럼 회로부의 플라즈마 데미지의 회피 이외에도, 다른 주변 회로를 구성하는 MOS 트랜지스터의 플라즈마 데미지를 회피하기 위해, 마찬가지의 보호 다이오드를 마련할 수 있다.

도 47의 모식도를 참조하여 더욱 구체적인 한 예에 관해 상세히 기술한다. 여기서는, 전술한 도 43에 도시하는 접속 배선(67)을 형성하는 영역의 반도체를 제거하지 않은 고체 촬상 장치(135)에 적용한 예를 도시한다. 본 예에서는, 제1의 반도체 칩부(22)와, 제2의 반도체 칩부(26)가, 접속 배선(67)을 통하여 전기적으로 접속된다. 제1의 반도체 칩부(22)에서는, 접속 배선(67)의 접속 도체(68)가 제1의 반도체 기판(31)을 관통하여 다층 배선층(41)의 1층째의 메탈(M1)에 의한 제1의 접속 패드(65)에 접속된다. 제1의 접속 패드(65)는, 1층째의 메탈(M1)의 연장부(65a), 비어 도체(88), 제2층째의 메탈(M2), 비어 도체(88), 제3층째의 메탈(M3), 비어 도체(88)를 통하여, 제4층째의 메탈(M4)에 의한 라우팅 배선(40d)에 접속된다. 라우팅 배선(40d)은, 전술한 바와 마찬가지로 수직 신호선에 상당한다.

제2의 반도체 칩부(26)에서는, 접속 배선(67)의 관통 접속 도체(69)가 제1의 반도체 칩부(22)를 관통하여 다층 배선층(55)의 제4층째의 메탈(M14)에 의한 제2의 접속 패드(63)에 접속된다. 제2의 접속 패드(63)는, 비어 도체(88), 제3층째의 메탈(M13), 비어 도체(88), 제2층째의 메탈(M12) 및 비어 도체(88)를 이용하여 제1층째의 메탈(M11)에 의한 라우팅 배선(53d)에 접속된다. 라우팅 배선(53d)은, 전술한 바와 마찬가지로 수직 신호선에 상당한다.

접속 패드(65, 63)는, 예를 들면 Al막으로 형성하는 것이 바람직하다. Al막을 이용하는 것은 다음의 이유에 의한다. 접속 도체(68), 관통 접속 도체(69)를 매입하는 접속구멍(64), 관통 접속구멍(62)은, CF 가스에 의한 플라즈마 에칭으로 형성된다. 이 플라즈마 가공은 오버에칭이고, 접속 패드(65, 63)가 플라즈마에 노출되게 되고, Cu막이면 제거할 수 없는 반응물이 접속 패드(65, 63)의 표면에 부착하여 버린다. 이 반응물에 의해 Cu에 의한 접속 도체(68), 관통 접속 도체(69)와 접속 패드(65, 63)의 전기적인 접속을 양호하게 행할 수가 없다. 이에 대해, Al막의 경우는, 이 반응물이 부착되지 않기 때문에, 접속 도체(68), 관통 접속 도체(69)와 접속 패드(65, 63)와의 전기적인 접속을 양호하게 행할 수 있다. Al막의 경우는, 그 위에 Ti막 또는 TiN막을 갖는 막 구성을 포함한다. 접속 패드(65)의 메탈(M1) 이외의 메탈(M2 내지 M4), 접속 패드(63)의 메탈(M14) 이외의 메탈(M13 내지 M11)은, Cu막으로 형성된다.

그리고, 예를 들면, 후술하는 바와 같이, 접속 배선(67)이 비교기와 카운터 회로의 사이에 마련될 때에는, 고속 동작의 카운터 회로를 구성하는 MOS 트랜지스터가 형성이 수직 신호선에 접속된다. 이 MOS 트랜지스터는, 고속으로 구동하는 고속 트랜지스터(Tr21)로 구성된다. 고속 트랜지스터(Tr21)는, 게이트 절연막이 얇고, 최소 트랜지스터라고도 불린다. 따라서, 제2의 반도체 칩부(26)측의 수직 신호선이 되는 라우팅 배선(53d)에는, 이 고속 트랜지스터(Tr21)가 접속된다.

플라즈마 가공시에 접속 패드(63)를 통하여 라우팅 배선(53d)에 과대한 전류가 흐르고, 카운터 회로를 구성하는 고속 트랜지스터(Tr21)의 게이트 절연막을 파괴하는 등의 데미지를 줄 우려가 있다. 이 때문에, 고속 트랜지스터(Tr21)보다 접속 패드(63)에 가까운 라우팅 배선(53d)의 부분에 pn 접합을 갖는 보호 다이오드(D21)가 접속된다. 이 보호 다이오드(D21)에 의해, 플라즈마 가공시에 라우팅 배선(53d)에 과대 전류가 생겨도, 과대 전류는 보호 다이오드(D21)를 통하여 기판측에 흐르고, 고속 트랜지스터(Tr21)에 대한 데미지를 막을 수 있다.

전술한 제6 실시의 형태(도 38 참조)에서는, 제1의 접속 패드(65)와 그 바로 아래를 가로지르는 다른 전위가 다른 라우팅 배선(수직 신호선)(40d)의 사이에 실드 배선(96)을 배치하여, 인접 커플링 용량의 발생을 회피하였다. 또한, 도시하지 않지만, 제2의 접속 패드(63)와 그 바로 아래를 가로지르는 다른 전위가 다른 라우팅 배선(수직 신호선)(53d)의 사이에 실드 배선을 배치하여, 인접 커플링 용량의 발생을 회피하였다.

상술한 고체 촬상 장치에서는, 또한, 제1 및 제2의 반도체 칩부(22 및 26)에서, 이웃하는 라우팅 배선 사이, 이웃하는 라우팅 배선과 접속 도체 또는 관통 접속 도체의 사이를 전자기적으로 실드하는 것이 바람직하다. 또한, 접속 패드 쌍의 배치에 응하여, 이웃하는 접속 도체와 관통 접속 도체 사이, 또는 이웃하는 접속 도체 사이, 이웃하는 관통 접속 도체 사이를 전자기적으로 실드하는 것이 바람직하다. 이들의 경우, 다층 배선층의 소요되는 층의 메탈 배선을 이용하여, 각각에 대응한 실드 배선을 배치할 수 있다.

도시하지 않지만, 이웃하는 라우팅 배선 사이에, 그 라우팅 배선과 동층, 또는 라우팅 배선에 근접하는 다른 층의 메탈에 의한 실드 배선을 배치한다. 실드 배선에는 그라운드 전위가 주어진다. 이에 의해, 이웃하는 라우팅 배선 사이의 인접 커플링 용량을 저감할 수 있다.

또한, 접속 패드와 라우팅 배선을 동층의 메탈로 형성하는 경우, 이웃하는 접속 도체(68)와 라우팅 배선(40d) 사이에, 이 배선(40d)과 동층, 또는 이 배선(40d)에 근접하는 다른 층의 메탈에 의한 실드 배선을 배치한다. 또한, 이웃하는 관통 접속 도체(69)라고 라우팅 배선(53d) 사이에, 이 배선(53d)과 동층, 또는 이 배선(53d)에 근접하는 다른 층의 메탈에 의한 실드 배선을 배치한다. 이들 실드 배선에는 그라운드 전위가 주어진다. 이에 의해, 이웃하는 라우팅 배선(40d)과 접속 도체(68) 사이, 이웃하는 라우팅 배선(53d)과 관통 접속 도체(69) 사이의 각각의 인접 커플링 용량을 저감할 수 있다.

복수의 접속 배선(67)이 형성되는 접속 배선 영역에서는, 관통 접속 도체, 접속 도체를, 절연막을 통하여 둘러싸도록 소요 도전형의 반도체 불순물 영역을 형성하여 인접 커플링 용량을 저감할 수 있다. 즉, 이웃하는 관통 접속 도체와 접속 도체 사이, 또는 이웃하는 관통 접속 도체 사이, 또는 이웃하는 접속 도체 사이의 인접 커플링 용량을 저감할 수 있다. 도 48, 도 49(도 49의 XXXXIX-XXXXIX선상의 단면도)는, 그 한 예를 모식적으로 도시한다. 본 예는, 도 43의 고체 촬상 장치(135)에 적용한 경우이다.

도 48, 도 49에서는, 접속 패드 쌍(89)이, 도 37에 도시하는 바와 같이, 교대로 반전하여 배치되어 있다. 접속 배선 영역에서는, 반도체 기판(31)의 접속 도체(68), 관통 접속 도체(69)를 둘러싸는 영역에 p형 반도체 영역(151)이 형성되고, 이 p형 반도체 영역(151)이 접지된다. 각 접속 도체(68) 및 관통 접속 도체(69)와, p형 반도체 영역(151)은, 절연막(136)으로 전기적으로 분리된다. 이 구성에서는, 접지된 p형 반도체 영역(151)이 실드층의 역할을 다하고, 이웃하는 접속 도체(68) 및 관통 접속 도체(69) 사이의 인접 커플링 용량을 저감할 수 있다. p형 반도체 영역(151)은, 각 화소의 포토 다이오드(PD)를 분리하는 소자 분리 영역으로서, 불순물 확산 층, 즉 p형 반도체 영역을 이용한 때에는, 소자 분리 영역의 p형 반도체 영역과 동시에 형성할 수 있다.

여기서, 접지된 p형 반도체 영역(151)을 실드층으로서 이용하면, 대 그라운드 용량이 증가하는 경향이 된다. 이 대 그라운드 용량의 억제는, 절연막(136)의 막두께(t1)를 제어하여 행한다. 막두께(t1)는, 50㎚ 이상이며, 300㎚ 이하, 예를 들면 100㎚ 정도로 할 수 있다. 막두께(t1)를 크게 함에 따라, 그라운드 용량[fF]은 감소하여 가지만, 300㎚ 이상이 되면, 그라운드 용량은 거의 변하지 않게 된다.

도 39에 도시하는 바와 같은, 접속 패드 쌍(99)의 배열에서는, 종방향의 이웃하는 접속 도체(68) 및 관통 접속 도체(69) 사이는, 도 49와 같은 구성이 된다. 횡방향의 이웃하는 접속 도체(68) 사이, 및 이웃하는 관통 접속 도체(69) 사이의, 각각의 구성은, 도 50, 및 도 51에 도시하는 구성이 된다. 도 50 및 도 51에서는, 도 49와고 대응하는 부분에 동일 부호를 붙이고 중복 설명을 생략한다.

접속 도체(68) 및 관통 접속 도체(69)의 주위의 p형 반도체 영역(151)의 전위, 이른바 기판 전위를 안정화시키기 위해, 도시하지 않지만, p형 반도체 영역(151)에 불순물 확산층에 의한 콘택트부(기판 콘택트부)가 형성된다. 이 콘택트부는, 복수의 접속 패드 어레이에 대응한 접속 배선 영역을 둘러싸도록 형성하고, 제1의 반도체 칩부(22)상의 전극 패드에 접속할 수 있다. 이 전극 패드에 그라운드 전압(0V)을 공급함에 의해, 접속 도체(68) 및 관통 접속 도체(69)의 주위의 p형 반도체 영역(151)의 기판 전위가 안정화된다.

제1의 반도체 칩부(22)의 반도체 기판(31)은, n형 반도체 기판을 출발 재료로 하여 형성된다. 제2의 반도체 칩부(26)의 반도체 기판(45)은, p형 반도체 기판을 출발 재료로 하고 있다. 제1의 반도체 칩(22)에, 도 2B에서 도시하는 제어 회로(24)와 화소 어레이(23)가 형성되어 있는 경우에는, 화소 어레이(23)의 p형 반도체 웰 영역과, 제어 회로(24)의 p형 반도체 웰 영역의 사이에, n형 기판이 존재하다. 따라서, 제1의 반도체 칩부(22)에서는, 각각의 p형 반도체 웰 영역, n형 반도체 기판, p형 반도체 영역(151)에, 전극 패드로부터 기판 콘택트부를 통하여, 각각 대응하는 전위 안정화를 위한 전압이 공급된다. 제2의 반도체 칩부에서도, p형 반도체 기판, p채널 MOS 트랜지스터가 형성되는 n형 반도체 웰 영역에, 각각 기판 콘택트부를 통하여, 각각 대응하는 전위 안정화를 위한 전압이 공급된다.

제1의 반도체 칩부(22), 제2의 반도체 칩부(26)에서의 기판 콘택트부를, 전부 예를 들면 제1의 반도체 칩부(22)의 표면의 전극 패드에 접속할 때는, 별도의 관통 접속 도체 및 접속 도체, 소요되는 층의 메탈 배선을 통하여 이루어진다.

제1의 반도체 칩부(22), 제2의 반도체 칩부(26)에서의 기판 콘택트부를, 전부 예를 들면 제2의 반도체 칩부(26)의 단부 표면의 전극 패드에 접속할 때는, 별도의 관통 접속 도체 및 접속 도체, 소요되는 층의 메탈 배선을 통하여 이루어진다.

다음에, 고체 촬상 장치의 회로상에서의, 전술한 접속 도체(68) 및 관통 접속 도체(69)에 의한 접속 배선(67)의 삽입 개소에 관해 설명한다. 도 52에, 고체 촬상 장치의 주요부을 모식적으로 도시한다. 고체 촬상 장치는, 전술한 바와 마찬가지로, 복수의 화소(2)가 매트릭스형상으로 배열된 화소 어레이(3)를 가지며, 화소(2)의 각 열에 대응하는 수직 신호선(9)에 칼럼 신호 처리 회로(5)가 접속된다. 칼럼 신호 처리 회로(5)는, 칼럼 ADC부(13)를 갖는다. 칼럼 ADC부(13)는, 변환 시작부터 참조 전압(램프 전압)과 처리 대상 신호 전압이 일치하기 까지의 시간에 의거하여, 아날로그 신호를 디지털 신호로 변화한다. 원리적으로는, 콤퍼레이터(전압 비교기)(14)와 카운트 회로(15)를 가지며, 콤퍼레이터(14)에 램프 전압을 공급하는 동시에, 카운트 회로(15)에 공급되는 클록 신호로 카운트를 시작한다. 수직 신호선(9)을 통하여 입력된 아날로그의 화상 신호를 램프 전압과 비교함에 의해, 펄스 신호가 얻어질 때까지 카운트함으로써 AD 변환을 행한다.

본 실시의 형태에서는, 도 52에서, 콤퍼레이터(14)와 카운터 회로(15) 사이의 위치(1)에서, 접속 배선(67)을 배치할 수 있다. 이 경우, 콤퍼레이터(14)까지의 회로 구성이 화소 어레이(3)와 함께 제1의 반도체 칩부(22)에 형성된다. 제2의 반도체 칩부(26)는, 카운터 회로(15) 이후의 회로 구성이 형성된다. 제어 회로는 제1의 반도체 칩부(22), 또는 제2의 반도체 칩부(26)에 형성할 수 있다. 그리고, 제1 및 제2의 반도체 칩부(22 및 26) 사이를, 접속 도체(68) 및 관통 접속 도체(69)에 의한 접속 배선(67)으로 접속하도록 이루어진다.

카운터 회로(15)는, 처리 스피드가 빠르기 때문에, 카운터 회로(15)를 구성하는 트랜지스터로서도, 고속 구동이 가능한 고속 트랜지스터가 요구된다. 고속 트랜지스터는 최첨단 설비에 의해 제조할 것이 필요해진다. 상기 구성에 의하면, 콤퍼레이터(14)까지의 회로 구성을 갖는 제1의 반도체 칩부(22)와, 고속 트랜지스터에 의한 카운터 회로(15) 이후의 회로 구성을 갖는 제2의 반도체 칩부(26)를, 각각 최적의 설비에 의해 나누어서 제조할 수 있다.

또한, 고체 촬상 장치의 성능(화질)을 고려한 때에는, 도 52에서, 위치(3), 또는 위치(2)에서 접속 배선(67)을 배치할 수 있다. 즉, 화소 어레이(3)와 칼럼 신호 처리 회로(5) 사이의 위치(3)에서, 접속 배선(67)을 배치할 수 있다. 이 경우, 화소 어레이(3)를 제1의 반도체 칩부(22)에 형성하고, 칼럼 신호 처리 회로(5)를 포함하는 신호 처리 회로를 제2의 반도체 칩부(26)에 형성한다. 그리고, 제1 및 제2의 반도체 칩부(22 및 26) 사이를, 접속 도체(68) 및 관통 접속 도체(69)에 의한 접속 배선(67)으로 접속하도록 이루어진다.

또한, 카운터 회로(15)의 출력의 위치(2)에서 접속 배선(67)을 배치할 수 있다. 이 경우, 카운터 회로(15)까지의 회로 구성이 화소 어레이(3)와 함께 제1의 반도체 칩부(22)에 형성된다. 제2의 반도체 칩부(26)는, 카운터 회로(15)의 출력 이후의 신호 처리 회로가 형성된다. 그리고, 제1 및 제2의 반도체 칩부(22 및 26) 사이를, 접속 도체(68) 및 관통 접속 도체(69)에 의한 접속 배선(67)으로 접속하도록 이루어진다.

상술한 보호 다이오드(D21)를 마련한 구성, 도 48 내지 도 51의 접속 배선(67) 주위의 p형 반도체 영역(151)을 마련한 구성, 기판 콘택트부의 구성, 인접 커플링 저감의 각 실드 배선의 구성 등은, 상기 각 실시의 형태에 적용할 수 있다.

12. 제11 실시의 형태

전자 기기의 구성례

상술한 본 발명에 관한 고체 촬상 장치는, 예를 들면 디지털 카메라나 비디오 카메라 등의 카메라 시스템이나, 촬상 기능을 갖는 휴대 전화, 또는 촬상 기능을 구비한 다른 기기, 등의 전자 기기에 적용할 수 있다.

도 52에, 본 발명에 관한 전자 기기의 한 예로서 카메라에 적용한 제11 실시의 형태를 도시한다. 본 실시의 형태에 관한 카메라는, 정지 화상 또는 동화 촬영 가능한 비디오 카메라를 예로 한 것이다. 본 실시 형태의 카메라(141)는, 고체 촬상 장치(142)와, 고체 촬상 장치(142)의 수광 센서부에 입사광을 유도하는 광학계(143)와, 셔터 장치(144)를 갖는다. 또한, 카메라(141)는, 고체 촬상 장치(142)를 구동하는 구동 회로(145)와, 고체 촬상 장치(142)의 출력 신호를 처리하는 신호 처리 회로(146)를 갖는다.

고체 촬상 장치(142)는, 상술한 각 실시의 형태의 고체 촬상 장치의 어느 하나가 적용된다. 광학계(광학 렌즈)(143)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(142)의 촬상면상에 결상시킨다. 이에 의해, 고체 촬상 장치(142) 내에, 일정 기간 신호 전하가 축적된다. 광학계(143)는, 복수의 광학 렌즈로 구성된 광학 렌즈계로 하여도 좋다. 셔터 장치(144)는, 고체 촬상 장치(142)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(145)는, 고체 촬상 장치(142)의 전송 동작 및 셔터 장치(144)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(145)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(142)의 신호 전송을 행한다. 신호 처리 회로(146)는, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는, 모니터에 출력된다.

제11 실시의 형태에 관한 카메라 등의 전자 기기에 의하면, 고체 촬상 장치(142)에서 고성능화가 도모되고, 신뢰성이 높은 전자 기기를 제공할 수 있다.

Claims

2개 이상의 반도체 칩부가 맞붙여지고, 적어도 제1의 반도체 칩부에 화소 어레이와 다층 배선층이 형성되고, 제2의 반도체 칩부에 로직 회로와 다층 배선층이 형성된 적층 반도체 칩과,
상기 제1의 반도체 칩부의 일부의 반도체 부분이 전부 제거된 반도체 제거 영역과,
상기 반도체 제거 영역 내에 형성되고, 상기 제1의 반도체 칩부와 상기 제2의 반도체 칩부의 사이를 접속하는 복수의 접속 배선을 가지며,
이면 조사형의 고체 촬상 장치로서 구성된 것을 특징으로 하는 반도체 장치.
제1항에 있어서,
상기 접속 배선은,
상기 제1의 반도체 칩부에서의 다층 배선층 내의 소요되는 배선에 연결되는 제1의 접속 패드에 접속된 접속 도체와,
상기 제1의 반도체 칩부를 관통하여 상기 제2의 반도체 칩부에서의 다층 배선층 내의 소요되는 배선에 연결되는 제2의 접속 패드에 접속된 관통 접속 도체와,
상기 접속 도체와 상기 관통 접속 도체를 연결하는 연결 도체를 갖는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,
상기 반도체 제거 영역의 노출 표면부터 화소 어레이가 형성된 반도체 기판 표면으로 연장하여 반사 방지막을 겸하는 보호용 절연막이 형성되는 것을 특징으로 하는 반도체 장치.
제3항에 있어서,
상기 제1의 반도체 칩부에서,
상기 제1의 접속 패드가 다층 배선층의 1층째 메탈로 형성되고, 상기 제1의 접속 패드에 접속되는 상기 소요되는 배선이 2층째 이후의 메탈로 형성되는 것을 특징으로 하는 반도체 장치.
제4항에 있어서,
상기 제1의 접속 패드와 상기 소요되는 배선 사이의 층의 메탈로 실드 배선이 형성되는 것을 특징으로 하는 반도체 장치.
제3항에 있어서,
상기 반도체 제거 영역 내에 매입된 절연막과,
상기 절연막을 관통하는 상기 접속 도체 및 상기 관통 접속 도체를 더 갖는 것을 특징으로 하는 반도체 장치.
제3항에 있어서,
각각 8각형을 한 상기 제1의 접속 패드와 상기 제2의 접속 패드가, 수평 방향 및 수직 방향으로 교대로 배열되고, 수평 방향으로 배열된 쌍을 이루는 제1 및 제2의 접속 패드가, 수직 방향으로 복수단 배열된 접속 패드 어레이를 더 가지며,
상기 제1의 접속 패드의 면적에 비하여, 상기 제2의 접속 패드의 면적이 크게 설정되고,
상기 복수단 배열된 쌍을 이루는 제1 및 제2의 접속 패드에, 각각의 수직 신호선에 상당하는 소요되는 배선이 접속되는 것을 특징으로 하는 반도체 장치.
제7항에 있어서,
화소 어레이를 끼우고 서로 대향하는 양 외측에 상기 접속 패드 어레이가 배치되고,
상기 양 외측의 접속 패드 어레이에 교대로 각각의 수직 신호선에 상당하는 소요되는 배선이 접속되는 것을 특징으로 하는 반도체 장치.
제3항에 있어서,
수직 방향으로 배열된 쌍을 이루는 상기 제1 및 제2의 접속 패드가, 수평 방향 및 수직 방향으로 배열되고, 상기 쌍을 이루는 제1 및 제2의 접속 패드가, 수직 방향으로 복수단 배열된 접속 패드 어레이를 더 가지며,
상기 복수단 배열된 쌍을 이루는 제1 및 제2의 접속 패드에, 각각의 수직 신호선에 상당하는 소요되는 배선이 접속되는 것을 특징으로 하는 반도체 장치.
적어도, 제1의 반도체 칩부가 되는 영역에 화소 어레이와 다층 배선층이 형성된 제1의 반도체 웨이퍼와, 제2의 반도체 칩부가 되는 영역에 로직 회로와 다층 배선층이 형성된 제2의 반도체 웨이퍼를 포함하는, 2개 이상의 반도체 웨이퍼를 맞붙이는 공정과,
상기 제1의 반도체 웨이퍼에서의 제1의 반도체 칩부가 되는 영역의 일부의 반도체 부분을 전부 제거하여 반도체 제거 영역을 형성하는 공정과,
상기 반도체 제거 영역 내에, 상기 제1의 반도체 칩부와 상기 제2의 반도체 칩부의 사이를 접속하는 복수의 접속 배선을 형성하는 공정과,
완성품 상태로 하여 칩화하는 공정을 가지며,
이면 조사형의 고체 촬상 장치를 제조하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제10항에 있어서,
상기 접속 배선을 형성하는 공정에서는,
상기 제1의 반도체 칩부에서의 다층 배선층의 소요되는 배선에 연결되는 제1의 접속 패드에 달하는 접속구멍과, 상기 제1의 반도체 칩부를 관통하여 상기 제2의 반도체 칩부에서의 다층 배선층의 소요되는 배선에 연결되는 제2의 접속 패드에 달하는 관통 접속구멍을 형성하는 공정과,
상기 접속구멍 및 상기 관통 접속구멍 내에 각각의 제1의 접속 패드 및 제2의 접속 패드에 접속하는 접속 도체 및 관통 접속 도체와, 그 접속 도체와 관통 접속 도체를 연결하는 연결 도체를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
제11항에 있어서,
상기 반도체 제거 영역을 형성하는 공정의 후에,
상기 반도체 제거 영역의 노출 표면부터 화소 어레이가 형성된 반도체 웨이퍼 표면으로 연장하여 반사 방지막을 겸하는 보호용 절연막을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
제12항에 있어서,
상기 제1의 접속 패드를 다층 배선층의 1층째 메탈로 형성하고,
상기 제1의 접속 패드에 접속되는 상기 소요되는 배선을 2층째 이후의 메탈로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제12항에 있어서,
상기 보호용 절연막을 형성하는 공정의 후에,
상기 반도체 제거 영역 내에 절연막을 매입하는 공정과,
상기 절연막을 관통하는 상기 접속구멍 및 상기 관통 접속구멍을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
고체 촬상 장치와,
상기 고체 촬상 장치의 광전 변환부에 입사광을 유도하는 광학계와,
상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하고,
상기 고체 촬상 장치는,
2개 이상의 반도체 칩부가 맞붙여지고, 적어도 제1의 반도체 칩부에 화소 어레이와 다층 배선층이 형성되고, 제2의 반도체 칩부에 로직 회로와 다층 배선층이 형성된 적층 반도체 칩과,
상기 제1의 반도체 칩부의 일부의 반도체 부분이 전부 제거된 반도체 제거 영역과,
상기 반도체 제거 영역 내에 형성되고, 상기 제1의 반도체 칩부와 상기 제2의 반도체 칩부의 사이를 접속하는 복수의 접속 배선을 가지며,
이면 조사형의 고체 촬상 장치로서 구성된 것을 특징으로 하는 전자 기기.
제15항에 있어서,
상기 고체 촬상 장치에서,
상기 반도체 제거 영역의 노출 표면부터 화소 어레이가 형성된 반도체 기판 표면으로 연장하여 반사 방지막을 겸하는 보호용 절연막이 형성되고,
상기 접속 배선은,
상기 제1의 반도체 칩부에서의 다층 배선층의 소요되는 배선에 연결되는 제1의 접속 패드에 접속된 접속 도체와,
상기 제1의 반도체 칩부를 관통하여 상기 제2의 반도체 칩부에서의 다층 배선층의 소요되는 배선에 연결되는 제2의 접속 패드에 접속된 관통 접속 도체와,
상기 접속 도체와 상기 관통 접속 도체를 연결하는 연결 도체를 갖는 것을 특징으로 하는 전자 기기.
제16항에 있어서,
상기 고체 촬상 장치에서,
상기 반도체 제거 영역 내에 매입된 절연막과,
상기 절연막을 관통하는 상기 접속 도체 및 상기 관통 접속 도체를 갖는 것을 특징으로 하는 전자 기기.
제16항에 있어서,
상기 고체 촬상 장치에서,
각각 8각형을 이루는 상기 제1의 접속 패드와 상기 제2의 접속 패드가, 수평 방향 및 수직 방향으로 교대로 배열되고, 수평 방향으로 배열된 쌍을 이루는 제1 및 제2의 접속 패드가, 수직 방향으로 복수단 배열된 접속 패드 어레이를 가지며,
상기 제1의 접속 패드의 면적에 비하여, 상기 제2의 접속 패드의 면적이 크게 설정되고,
상기 복수단 배열된 쌍을 이루는 제1 및 제2의 접속 패드에, 각각의 수직 신호선에 상당하는 소요되는 배선이 접속되는 것을 특징으로 하는 전자 기기.
2개 이상의 반도체 칩부가 맞붙여지고, 적어도 제1의 반도체 칩부에 제1의 반도체 집적 회로와 다층 배선층이 형성되고, 제2의 반도체 칩부에 제2의 반도체 집적 회로 다층 배선층이 형성되는 적층 반도체 칩과,
상기 제1의 반도체 칩부의 일부의 반도체 부분이 전부 제거된 반도체 제거 영역과,
상기 반도체 제거 영역 내에 형성되고, 상기 제1의 반도체 칩부와 상기 제2의 반도체 칩부의 사이를 접속하는 복수의 접속 배선을 갖는 것을 특징으로 하는 반도체 장치.