JP2021044439A - 裏面入射型撮像素子 - Google Patents

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慎一郎 ▲高▼木
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康人 米田
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Abstract

【課題】処理速度を向上可能な裏面入射型撮像素子を提供する。【解決手段】裏面入射型撮像素子１は、グラウンド電位が付与される半導体基板１０と半導体層３０とを備える。半導体層３０は、裏面１０ｂ側からの入射光ｈνに応じて信号電荷を生成する受光部１３と信号電圧をデジタル信号に変換するアナログ−デジタル変換器１７とを含む。第１方向における半導体基板１０の厚さは、第１方向からみて受光部１３に対応する半導体基板１０の第１領域１０Ａよりも、第１方向から見てアナログ−デジタル変換器１７に対応する半導体基板１０の第２領域１０Ｂにおいて相対的に厚い。【選択図】図２

Description

本発明は、裏面入射型撮像素子に関する。
現在、受光及び電荷転送を担うＣＣＤ部と、アナログデジタル変換等の信号処理を担うＣＭＯＳ部とを１つのチップ内に形成するモノリシックＣＣＤ−ＣＭＯＳセンサが知られている。非特許文献１には、ＣＣＤ−ｉｎ−ＣＭＯＳセンサが記載されている。このＣＣＤ−ｉｎ−ＣＭＯＳセンサでは、裏面照射が可能とされている。
Pierre Boulenc, Jo Robbelein,Linkun Wu, Vasyl Motsnyi, Luc Haspeslagh, Stefano Guerrieri, JonathanBorremans, Maarten Rosmeulen "High Speed Backside Illuminated TDI CCD-in-CMOSSensor" ［令和１年７月２９日検索］、インターネット<http://www.imagesensors.org/Past%20Workshops/2017%20Workshop/2017%20Papers/R50.pdf>
現在、上述したようなモノリシックＣＣＤ−ＣＭＯＳセンサにあっても、高速化の要求化が高まっている。しかしながら、高速化に伴って、アナログ−デジタル変換の速度が向上することにより、信号処理回路の消費電流が増大して消費電流量の変化も大きくなる結果、グラウンド電位（基板電位）が変動しやすくなるという問題点が生じ得る。グラウンド電位の変動は、信号処理回路の誤動作を引き起こしたり、ＣＣＤ部の出力信号にノイズを重畳したりといった悪影響を及ぼす。
特に、高速化に伴うセンサへの入射光量の減少を補うために、センサを高感度化させる目的から、基板を薄化して光有感領域を基板から露出させると共に、光有感領域に対して光を直接的に入射させる構造を採用すると、この問題が顕在化する。これは、信号処理回路のグラウンドとして機能する基板が、薄化によって高抵抗化することに起因する。すなわち、従来のモノリシックＣＣＤ−ＣＭＯＳセンサにあっては、高感度化とグラウンドの安定化とを両立させることによって、処理速度を向上させることが困難であった。
本発明は、処理速度を向上可能な裏面入射型撮像素子を提供することを目的とする。
本発明に係る裏面入射型撮像素子は、表面と表面の反対側の裏面とを有し、グラウンド電位が付与される半導体基板と、表面上に形成された半導体層と、を備え、半導体層は、裏面側からの入射光に応じて信号電荷を生成する受光部を含み、信号電荷に応じた信号電圧を出力する第１素子部と、第１素子部から出力された信号電圧をデジタル信号に変換するアナログ−デジタル変換器を含む第２素子部と、を有し、表面及び裏面に交差する第１方向における半導体基板の厚さは、第１方向からみて受光部に対応する半導体基板の第１領域よりも、第１方向から見てアナログ−デジタル変換器に対応する半導体基板の第２領域において相対的に厚い。
この裏面入射型撮像素子では、半導体基板の表面上に形成された半導体層が、第１素子部と第２素子部とを有する。第１素子部は、半導体基板の裏面側からの入射光に応じて信号電荷を生成する受光部を含む。また、第２素子部は、信号電圧をデジタル信号に変換するアナログ−デジタル変換器を含む。そして、半導体基板の厚さは、受光部に対応する第１領域よりも、アナログ−デジタル変換器に対応する第２領域において相対的に厚くされている。換言すれば、半導体基板は、受光部に対応する領域において薄く、アナログ−デジタル変換器に対応する領域において厚くされている。この結果、半導体基板の第１領域からの受光部への入射光量が増大されると共に、半導体基板のアナログ−デジタル変換器に対応する第２領域の高抵抗化が避けられる。よって、この裏面入射型撮像素子によれば、高感度化とグラウンドの安定化との両立により、処理速度を向上可能である。
本発明に係る裏面入射型撮像素子においては、半導体基板は、第１方向からみたときに第１領域と第２領域との間に位置する第３領域を含み、半導体基板の厚さは、第１領域から第３領域にわたって裏面に設けられた凹部によって、第２領域よりも第１領域において相対的に薄くされていてもよい。このとき、本発明に係る裏面入射型撮像素子においては、凹部の内側面は、第３領域に位置すると共に、半導体基板の厚さが第１領域から第２領域に向けて徐々に厚くなるように傾斜した傾斜面を含むことができる。このように、半導体基板の裏面に設けられた凹部によって、第１領域を薄くしつつ第２領域を厚くすることができる。
本発明に係る裏面入射型撮像素子においては、第１素子部は、受光部で生成された信号電荷を信号電圧に変換するアンプ部を含み、アンプ部は、第１方向からみて第３領域に位置してもよい。このように、第３領域に対して、半導体基板の厚さに影響を受けにくいアンプ部を配置することができる。
本発明に係る裏面入射型撮像素子においては、半導体層は、凹部の底部において半導体基板から露出されていてもよい。この場合、第１領域からの受光部への入射光量をさらに増大可能である。
本発明によれば、処理速度を向上可能な裏面入射型撮像素子を提供できる。
本実施形態に係る裏面入射型撮像素子を示す模式図である。 図１に示された裏面入射型撮像素子の詳細な断面図である。 第１変形例に係る裏面入射型撮像素子を示す模式図である。 第２変形例に係る裏面入射型撮像素子を示す模式図である。 第３変形例に係る裏面入射型撮像素子を示す模式図である。 第４変形例に係る裏面入射型撮像素子を示す模式図である。
以下、一実施形態について図面を参照して詳細に説明する。各図において、同一又は相当する要素には、同一の符号を付し、重複する説明を省略する場合がある。
図１は、本実施形態に係る裏面入射型撮像素子を示す模式図である。図１の（ａ）は平面図であり、図１の（ｂ）は模式的な断面図である。図２は、図１に示された裏面入射型撮像素子の詳細な断面図である。図１，２に示されるように、裏面入射型撮像素子１は、第１素子部３と第２素子部５とを備える。第１素子部３は、例えば、受光及び電荷転送を担うＣＣＤ（Charge coupled Device）部であり、第２素子部５は、例えば、アナログ−デジタル変換等の信号処理を担うＣＭＯＳ（Complementary Metal Oxide Semiconductor）部である。すなわち、裏面入射型撮像素子１は、一例としてモノリシックＣＣＤ−ＣＯＭＳセンサである。裏面入射型撮像素子１のサイズの一例は、平面視において、長手方向に２０ｍｍ程度、短手方向に１０ｍｍ程度である。
裏面入射型撮像素子１は、半導体基板１０と、半導体層３０と、第１絶縁層４０と、第２絶縁層５０と、を備えている。半導体基板１０は、表面１０ａと、表面１０ａの反対側の裏面１０ｂと、を含む。半導体基板１０は、例えばＰ型の導電型を有しており、例えばシリコン基板である。半導体層３０は、半導体基板１０の表面１０ａ上に形成されている。半導体層３０は、例えばＰ型の導電型を有しており、例えば、シリコンを含むエピタキシャル成長層である。第１素子部３及び第２素子部５は、半導体層３０に構成されている。半導体層３０の厚さは、例えば１０μｍ程度である。
第１素子部３は、受光部（画素部）１３とアンプ部１５とを含む。受光部１３は、例えば２次元状に配列された複数の画素を含み、半導体基板１０の裏面１０ｂ側からの入射光ｈνに応じて信号電荷を生成する。アンプ部１５は、受光部１３で生成された信号電荷を信号電圧に変更する。受光部１３とアンプ部１５とは、配線Ｗ１によって互いに電気的に接続されている。受光部１３のサイズの一例は、平面視において、７ｍｍ×７ｍｍ程度である。また、アンプ部１５のサイズの一例は、平面視において、長手方向に７ｍｍ程度であり、短手方向（受光部１３から後述するアナログ−デジタル変換器１７に向かう方向）に２０μｍ程度である。さらに、アンプ部１５の両側には、配線Ｗ１と後述する配線Ｗ３が設けられるが、配線Ｗ１の長さの一例は５０μｍ程度であり、配線Ｗ３の長さは１５０μｍ程度である。なお、配線Ｗ１は転送電極であってもよい。このように、配線Ｗ１と配線Ｗ３の長さは、それぞれアンプ部１５の短手方向のサイズよりも大きい。すなわち、受光部１３とアンプ部１５の間の距離、及び、アンプ部１５と後述するアナログ−デジタル変換器１７との距離は、それぞれアンプ部１５の短手方向のサイズよりも大きい。
第２素子部５は、アナログ−デジタル変換器１７と、マルチプレクサ部１９と、駆動部２１と、出力部２３と、を含む。アナログ−デジタル変換器１７は、第１素子部３から出力された信号電圧をデジタル信号に変換する。マルチプレクサ部１９は、アナログ−デジタル変換器１７からの複数のデジタル信号を束ねて１つのデジタル信号とする。駆動部２１は、例えば、位相同期回路（ＰＬＬ）及びタイミングジェネレータを含み、アナログ−デジタル変換器１７を駆動するための信号を生成する。出力部２３は、例えばＬＶＤＳ（Low Voltage Differential signaling）部を含み、マルチプレクサ部１９からのデジタル信号を差動電圧信号に変換して外部に出力する。
アンプ部１５とアナログ−デジタル変換器１７とは、配線Ｗ３により互に電気的に接続されており、アナログ−デジタル変換器１７とマルチプレクサ部１９とは、配線Ｗ５により互に電気的に接続されている。また、アナログ−デジタル変換器１７と駆動部２１とは、配線Ｗ７により互に電気的に接続されており、マルチプレクサ部１９と出力部２３とは、配線Ｗ９により互に電気的に接続されている。
第１絶縁層４０は、例えばシリコン酸化膜といった絶縁膜４５を介して、半導体層３０における半導体基板１０と反対側の表面上に形成されている。第１絶縁層４０は、例えば、ＢＰＳＧ（Boron Phospho Silicate Glass）層である。第１絶縁層４０の厚さは、例えば１μｍ程度である。第２絶縁層５０は、第１絶縁層４０における半導体層３０と反対側の表面上に形成されている。第２絶縁層５０は、例えばシリコン酸化物（例えばＳｉＯ２）を含む。第２絶縁層５０の厚さは、例えば１μｍ程度である。
以上のような裏面入射型撮像素子１では、入射光ｈνが受光部１３に入射すると、受光部１３の各画素で、入射光ｈνが信号電荷に変換される。信号電荷は、画素間を転送され、受光部の終端に設けられたアンプ部１５で信号電圧に変換される。信号電圧は、アナログ−デジタル変換器１７においてデジタル信号に変換される。デジタル信号は、マルチプレクサ部１９で束ねられて一つのデジタル信号とされる。このデジタル信号は、出力部２３において差動電圧信号に変換され出力される。
引き続いて、各層の構造について説明する。半導体層３０には、第１素子部３において、Ｎ型チャネル領域３１、Ｐ型ウェル領域３２、及び、Ｐ＋型領域３３が形成されている。Ｎ型チャネル領域３１及びＰ型ウェル領域３２には、それぞれ、一対のＮ＋型領域３７が形成されている。Ｎ型チャネル領域３１の一部は、受光部１３に用いられる。Ｎ型チャネル領域３１の残部、及び、Ｐ型ウェル領域３２は、アンプ部１５に用いられる。なお、Ｐ＋型とは、Ｐ型不純物の濃度が例えば１×１０１７ｃｍ−３程度以上というように高いことを意味する。また、Ｎ＋型とは、Ｎ型不純物の濃度が例えば１×１０２０ｃｍ−３程度以上というように高いことを意味する。
また、半導体層３０には、第２素子部５において、Ｎ型ディープウェル領域３４が形成されている。Ｎ型ディープウェル領域３４には、Ｐ型ウェル領域３５とＮ型ウェル領域３６とが形成されている。Ｐ型ウェル領域３５には、複数のＮ＋型領域３７が形成されている。Ｎ型ウェル領域３６には、複数のＰ＋型領域３９が形成されている。また、第２素子部５において、Ｎ型ディープウェル領域３４の外側に、Ｐ＋型領域３９が形成されており、当該Ｐ＋型領域３９にグラウンドＧＮＤが電気的に接続されている。これにより、Ｐ＋型領域３９及びＰ型の半導体層３０を介して半導体基板１０にグラウンド電位が付与される。
Ｐ＋型領域３９及びＮ＋型領域３７は、絶縁膜４５を介して半導体層３０の表面に露出している。第１絶縁層４０の内部には、複数の配線部４１が形成されている。配線部４１は、例えばポリシリコンを含む。配線部４１は、半導体層３０側に形成されており、絶縁膜４５を介して半導体層３０に接触するように形成されている。第２絶縁層５０の内部には、複数の金属配線部５１が形成されている。金属配線部５１は、例えばアルミニウム等を含む。金属配線部５１は、例えば上述した配線Ｗ１〜Ｗ９を提供し得る。
ここで、半導体基板１０は、第１領域１０Ａ、第２領域１０Ｂ、及び、第３領域１０Ｃを含む。第１領域１０Ａは、受光部１３に対応する領域である。換言すれば、第１領域１０Ａは、表面１０ａ及び裏面１０ｂに交差（直交）する第１方向からみて、受光部１３を含む領域である。第２領域１０Ｂは、アナログ−デジタル変換器１７に対応する領域である。換言すれば、第２領域１０Ｂは、第１方向からみて、アナログ−デジタル変換器１７を含む領域である。第３領域１０Ｃは、第１領域１０Ａと第２領域１０Ｂとの間に位置する。
そして、第１方向における半導体基板１０の厚さ（表面１０ａと裏面１０ｂとの距離）は、第１領域１０Ａよりも第２領域１０Ｂにおいて相対的に厚くされている。この点についてより詳細に説明する。半導体基板１０の裏面１０ｂには、第１領域１０Ａから第３領域１０Ｃにわたって表面１０ａ側に窪む凹部６０が形成されている。これにより、半導体基板１０の厚さは、第２領域１０Ｂよりも第１領域１０Ａにおいて相対的に薄くされている。一方で、第２領域１０Ｂにおいては、半導体基板１０の厚さが維持されている。すなわち、半導体基板１０は、受光部１３に対応する領域において薄化されると共に、アナログ−デジタル変換器１７に対応する領域において元の厚さ（例えば３００μｍ）が残存されている。
特に、ここでは、凹部６０は半導体基板１０を貫通している（すなわち、凹部６０の底面６１が半導体層３０の表面となる）。換言すれば、少なくとも第１領域１０Ａにおいて、半導体基板１０の厚さが０とされている。さらに換言すれば、凹部６０の底部において、半導体層３０が半導体基板１０から露出されている。
凹部６０の内側面は、第３領域１０Ｃに位置すると共に、半導体基板１０の厚さが第１領域１０Ａから第２領域１０Ｂに向けて徐々に（連続的に）厚くなるように傾斜した傾斜面６３を含む。傾斜面６３は、第１方向からみて第２領域１０Ｂに至っていない。このような傾斜面６３を含む第３領域１０Ｃ上には、アンプ部１５（及び配線Ｗ１，Ｗ３）が配置されている。すなわち、アンプ部１５は、第１方向からみて傾斜面６３を含む第３領域１０Ｃに位置している。凹部６０は、例えばエッチング等によって形成され得る。なお、第１領域１０Ａから第２領域１０Ｂに向か方向における第３領域１０Ｃの幅は、上述したアンプ部１５、配線Ｗ１、及び配線Ｗ２の長さの合計であって、例えば２２０μｍ程度である。第３領域１０Ｃの幅をこの程度確保することで、傾斜面６３を第２領域１０Ｂに至らせず、第２領域１０Ｂの全体に渡って半導体基板１０の厚さを維持させることが可能となる。
なお、ここでは、第３領域１０Ｃは、傾斜面６３の傾斜に応じて厚さの変化する部分と、厚さが第２領域１０Ｂの厚さをもって一定とされた部分とを含む。さらに、半導体基板１０は、第４領域１０Ｄを含む。第４領域１０Ｄは、第２領域１０Ｂの第１領域１０Ａ及び第３領域１０Ｃと反対側に位置する。第４領域１０Ｄは、第２素子部５におけるアナログ−デジタル変換器１７以外の部分に対応する領域である。
ここでは、第４領域１０Ｄは、主に、第１方向からみてマルチプレクサ部１９及び出力部２３を含む。そして、半導体基板１０の厚さは、第４領域１０Ｄにおいては第２領域１０Ｂの厚さをもって一定である。また、裏面入射型撮像素子１の外周部（ここでは、第１領域１０Ａの外縁）には、第２領域１０Ｂの厚さが維持された枠部１０ｃが形成されている。
なお、半導体基板１０の裏面１０ｂ上には、凹部６０の内面を含め、反射防止膜７１が形成されている。反射防止膜７１は、例えばシリコン酸化物（例えばＳｉＯ２）を含む。反射防止膜７１の厚さは、例えば０．１μｍ程度である。また、反射防止膜７１上には、遮光膜７３が形成されている。遮光膜７３は、例えばアルミニウムである。遮光膜７３の厚さは、例えば１μｍ程度である。遮光膜７３には、凹部６０の底面６１上の部分に開口部が形成されており、当該開口部からは第１方向からみて受光部１３が露出されている。反射防止膜７１の開口部は、受光部１３への入射光ｈνの入射部を提供する。また、半導体層３０における凹部６０の底面６１に対応するエリアには、Ｐ＋型領域３８が形成されている。
以上説明したように、裏面入射型撮像素子１では、半導体基板１０の表面１０ａ上に形成された半導体層３０が、第１素子部３と第２素子部５とを有する。第１素子部３は、半導体基板１０の裏面１０ｂ側からの入射光ｈνに応じて信号電荷を生成する受光部１３を含む。また、第２素子部５は、信号電圧をデジタル信号に変換するアナログ−デジタル変換器１７を含む。そして、半導体基板１０の厚さは、受光部１３に対応する第１領域１０Ａよりも、アナログ−デジタル変換器１７に対応する第２領域１０Ｂにおいて相対的に厚くされている。
換言すれば、半導体基板１０は、受光部１３に対応する領域において薄く、アナログ−デジタル変換器１７に対応する領域において厚くされている。この結果、半導体基板１０の第１領域１０Ａからの受光部１３への入射光量が増大されると共に、半導体基板１０のアナログ−デジタル変換器１７に対応する第２領域１０Ｂの高抵抗化が避けられる。よって、裏面入射型撮像素子１によれば、高感度化とグラウンドの安定化との両立により、処理速度を向上可能である。
また、裏面入射型撮像素子１においては、半導体基板１０は、第１方向からみたときに第１領域１０Ａと第２領域１０Ｂとの間に位置する第３領域１０Ｃを含む。そして、半導体基板１０の厚さは、第１領域１０Ａから第３領域１０Ｃにわたって裏面１０ｂに設けられた凹部６０によって、第２領域１０Ｂよりも第１領域１０Ａにおいて相対的に薄くされている。さらに、裏面入射型撮像素子１においては、凹部６０の内側面は、第３領域１０Ｃに位置すると共に、半導体基板１０の厚さが第１領域１０Ａから第２領域１０Ｂに向けて徐々に厚くなるように傾斜した傾斜面６３を含む。このように、半導体基板１０の裏面１０ｂに設けられた凹部６０によって、第１領域１０Ａを薄くしつつ第２領域１０Ｂを厚くすることができる。また、凹部６０の内側面が傾斜面６３を有することにより（傾斜面６３が凹部６０の開口端に至っていることにより）、凹部６０の開口端が鈍角化される。これにより、凹部６０の開口端における欠けやクラックの発生が抑制され、結果的に、裏面入射型撮像素子１の破損が抑制される。
また、裏面入射型撮像素子１においては、第１素子部３は、受光部１３で生成された信号電荷を信号電圧に変換するアンプ部１５を含む。そして、アンプ部１５は、第１方向からみて第３領域１０Ｃに位置している。このように、第３領域１０Ｃに対して、半導体基板１０の厚さに影響を受けにくいアンプ部１５を配置することができる。
さらに、裏面入射型撮像素子１においては、半導体層３０は、凹部６０の底部において半導体基板１０から露出されている。このため、第１領域１０Ａからの受光部１３への入射光量をさらに増大可能である。
以上の実施形態は、本発明の一態様を説明したものである。したがって、本発明は、上述した裏面入射型撮像素子１に限定されず、種々の変形が可能である。以下、変形例について説明する。
図３及び図４は、第１及び第２変形例に係る裏面入射型撮像素子を示す模式図である。図３に示されるように、第１変形例に係る裏面入射型撮像素子１Ａは、裏面入射型撮像素子１と比較して、平面視（第１方向からみた場合、以下同様）では同一であり、半導体基板１０の断面形状のみが異なる。すなわち、裏面入射型撮像素子１Ａでは、凹部６０が裏面入射型撮像素子１と比較して拡大されている。より具体的には、裏面入射型撮像素子１Ａでは、第３領域１０Ｃの全体にわたって凹部６０が形成されており、第３領域１０Ｃが、厚さが第２領域１０Ｂの厚さをもって一定とされた部分を含まない。これにより、半導体基板１０は、第３領域１０Ｃの全体の全体において凹部６０により薄化されている。つまり、この例では、半導体基板１０は、アンプ部１５に対応する領域を含めて薄化されている。
また、図４に示されるように、第２変形例に係る裏面入射型撮像素子１Ｂも、裏面入射型撮像素子１，１Ａと比較して、平面視では同一であり、半導体基板１０の断面形状のみが異なる。すなわち、裏面入射型撮像素子１Ｂでは、裏面入射型撮像素子１Ａに対して、第４領域１０Ｄよりも第２領域１０Ｂにおいて相対的に厚くされている点で相違する。より具体的には、裏面入射型撮像素子１Ｂでは、半導体基板１０の裏面１０ｂに凹部８０が設けられることにより、半導体基板１０の厚さが、第２領域１０Ｂよりも第４領域１０Ｄにおいて相対的に薄くされている。つまり、この例では、半導体基板１０は、アナログ−デジタル変換器１７に対応する領域のみが厚くされており、アナログ−デジタル変換器１７以外の要素に対応する領域が薄化されている。
ここでは、凹部８０は半導体基板１０を貫通している（すなわち、凹部８０の底面８１が半導体層３０の表面となる）。換言すれば、第４領域１０Ｄにおいて、半導体基板１０の厚さが０とされている。さらに換言すれば、凹部８０の底部において、半導体層３０が半導体基板１０から露出されている。凹部８０の内側面は、第４領域１０Ｄに位置すると共に、半導体基板１０の厚さが第４領域Ｄから第２領域１０Ｂに向けて徐々に（連続的に）厚くなるように傾斜した傾斜面８３を含む。
以上の裏面入射型撮像素子１Ａ，１Ｂのように、半導体基板１０は、アナログ−デジタル変換器１７に対応する（直下の）第２領域１０Ｂの厚さが相対的に厚く、他の任意の領域の厚さを相対的に薄く構成してもよい。これにより、受光部１３への入射光量を確保しつつ、アナログ−デジタル変換器１７の直下において半導体基板１０の高抵抗化を避けることができる。つまり、高感度化とグラウンドの安定化との両立により、処理速度が向上され得る。
図５は、第３変形例に係る裏面入射型撮像素子を示す模式図である。図５に示されるように、第３変形例に係る裏面入射型撮像素子１Ｃは、裏面入射型撮像素子１と比較して構造は同一である。裏面入射型撮像素子１Ｃは、裏面入射型撮像素子１と比較して、半導体基板１０が直接的にグラウンドＧＮＤに電気的に接続されている点で相違する。このように、半導体基板１０にグランウンド電位を付与する形態は任意である。
図６は、第４変形例に係る裏面入射型撮像素子を示す模式図である。図６に示されるように、裏面入射型撮像素子１Ｄは、第１素子部３と、第１素子部３を挟むように第１素子部３の両側に配置された一対の第２素子部５を含む。すなわち、裏面入射型撮像素子１Ｄは、単一のＣＣＤ部と一対のＣＭＯＳ部とが単一の半導体基板１０に形成（集積）された構造を有する。半導体基板１０の断面構造を含む第１素子部３及び一対の第２素子部５の構造は、裏面入射型撮像素子１と同様である。
さらに、以上の実施形態及び変形例は、各部の構造を互いの間で任意に採用することができる。一例として、第２変形例に係る裏面入射型撮像素子１Ｂの第４領域１０Ｄの構造を、実施形態及び他の変形例に係る裏面入射型撮像素子１，１Ａ，１Ｃ，１Ｄに採用し得る。また、別の一例として、第４変形例に係る裏面入射型撮像素子１Ｄの一対の第２素子部５を含む構造を、他の変形例に係る裏面入射型撮像素子１Ａ，１Ｂ，１Ｃに採用し得る。
なお、上記実施形態及び変形例に係る裏面入射型撮像素子１〜１Ｄでは、平面視において、受光部１３、アンプ部１５、アナログ−デジタル変換器１７、マルチプレクサ部１９、及び、出力部２３の配列方向を長手方向とする長尺状に構成されていた。これに対して、平面視において、受光部１３、アンプ部１５、アナログ−デジタル変換器１７、マルチプレクサ部１９、及び、出力部２３の配列方向に交差（直交）する方向（第２方向）を長手方向とする長尺状に構成されていてもよい。
その場合には、受光部１３、アンプ部１５、アナログ−デジタル変換器１７、マルチプレクサ部１９、及び、出力部２３も、第２方向に長尺状に形成できる。このとき、出力部２３は、第２方向に配列された複数の部分に分割されていてもよい。
ここで、上述した例では、第１素子部３としてＣＣＤを挙げた。しかしながら、第１素子部３は、各画素にアンプ部を備えるアクティブピクセルセンサであってもよい。この場合、第３領域１０Ｃに位置するアンプ部１５が不要となる。ただし、この場合にも、傾斜面６３を含む（すなわち、半導体基板１０の厚さが変化する）第３領域１０Ｃ上には、半導体基板１０の厚さの変化に影響を受ける受光部１３及びアナログ−デジタル変換器１７を配置せずに、受光部１３とアナログ−デジタル変換器１７とを互いに電気的に接続する配線Ｗ１，Ｗ３を配置することができる。
また、上述した例では、半導体基板１０の受光部１３に対応する第１領域１０Ａにおいて、半導体基板１０の厚さが０となる場合を示した。しかしながら、第１領域１０Ａにおいては、半導体基板１０の厚さは０でなくてもよく、第２領域１０Ｂに比べて第１領域１０Ａの入射光ｈνの半導体層３０への透過率（受光部１３への入射光量）が大きくなればよい。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ…裏面入射型撮像素子、３…第１素子部、５…第２素子部、１０…半導体基板、１０ａ…表面、１０ｂ…裏面、１０Ａ…第１領域、１０Ｂ…第２領域、１０Ｃ…第３領域、１３…受光部、１５…アンプ部、１７…アナログ−デジタル変換器、３０…半導体層、６０…凹部、６３…傾斜面。

Claims (5)

  1. 表面と前記表面の反対側の裏面とを有し、グラウンド電位が付与される半導体基板と、
    前記表面上に形成された半導体層と、を備え、
    前記半導体層は、
    前記裏面側からの入射光に応じて信号電荷を生成する受光部を含み、前記信号電荷に応じた信号電圧を出力する第１素子部と、
    前記第１素子部から出力された前記信号電圧をデジタル信号に変換するアナログ−デジタル変換器を含む第２素子部と、
    を有し、
    前記表面及び前記裏面に交差する第１方向における前記半導体基板の厚さは、前記第１方向からみて前記受光部に対応する前記半導体基板の第１領域よりも、前記第１方向から見て前記アナログ−デジタル変換器に対応する前記半導体基板の第２領域において相対的に厚い、
    裏面入射型撮像素子。
  2. 前記半導体基板は、前記第１方向からみたときに前記第１領域と前記第２領域との間に位置する第３領域を含み、
    前記半導体基板の前記厚さは、前記第１領域から前記第３領域にわたって前記裏面に設けられた凹部によって、前記第２領域よりも前記第１領域において相対的に薄くされている、
    請求項１に記載の裏面入射型撮像素子。
  3. 前記凹部の内側面は、前記第３領域に位置すると共に、前記半導体基板の厚さが前記第１領域から前記第２領域に向けて徐々に厚くなるように傾斜した傾斜面を含む、
    請求項２に記載の裏面入射型撮像素子。
  4. 前記第１素子部は、前記受光部で生成された前記信号電荷を前記信号電圧に変換するアンプ部を含み、
    前記アンプ部は、前記第１方向からみて前記第３領域に位置する、
    請求項３に記載の裏面入射型撮像素子。
  5. 前記半導体層は、前記凹部の底部において前記半導体基板から露出されている、
    請求項２〜４のいずれか一項に記載の裏面入射型撮像素子。
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