JPH07231076A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH07231076A JPH07231076A JP6020093A JP2009394A JPH07231076A JP H07231076 A JPH07231076 A JP H07231076A JP 6020093 A JP6020093 A JP 6020093A JP 2009394 A JP2009394 A JP 2009394A JP H07231076 A JPH07231076 A JP H07231076A
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Landscapes
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 素子分離領域を縮小化してチップサイズを小
型化し、素子間耐圧を確保し、センサーサイズ及びセン
サーピッチを微細化した光電変換装置を得る。 【構成】 バイポーラトランジスタのベース１０に光励
起により発生したキャリアを蓄積する光センサーを用い
た光電変換部と、相補型の絶縁ゲート型トランジスタか
ら成る回路、およびバイポーラトランジスタから成る回
路が同一基板上に形成された光電変換装置において、前
記バイポーラトランジスタから成る回路の素子分離領域
が、誘電体を埋め込んだトレンチ（溝）構造１３とＰ型
の埋込層３によって形成されていることを特徴とする光
電変換装置。
型化し、素子間耐圧を確保し、センサーサイズ及びセン
サーピッチを微細化した光電変換装置を得る。 【構成】 バイポーラトランジスタのベース１０に光励
起により発生したキャリアを蓄積する光センサーを用い
た光電変換部と、相補型の絶縁ゲート型トランジスタか
ら成る回路、およびバイポーラトランジスタから成る回
路が同一基板上に形成された光電変換装置において、前
記バイポーラトランジスタから成る回路の素子分離領域
が、誘電体を埋め込んだトレンチ（溝）構造１３とＰ型
の埋込層３によって形成されていることを特徴とする光
電変換装置。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タのベースに光により発生したキャリアを蓄積する方式
の光センサを用いた光電変換装置に関する。
タのベースに光により発生したキャリアを蓄積する方式
の光センサを用いた光電変換装置に関する。
【０００２】
【従来の技術】図４は、上記光センサを用いた従来の固
体撮像装置の断面構造を示す模式図である。
体撮像装置の断面構造を示す模式図である。
【０００３】上記光センサを用いた固体撮像装置におい
て、バイポーラトランジスタから成る回路の素子間分離
は、図４に示すように、埋込層３とｐ- 層５によってバ
イポーラトランジスタ（以下ＢｉｐＴｒ）を他の素子と
分離していた。また、相補型の絶縁ゲート型トランジス
タ（以下ＭＯＳＴｒ）の素子分離は、従来から行なわれ
ているＬＯＣＯＳ分離で行なわれている。
て、バイポーラトランジスタから成る回路の素子間分離
は、図４に示すように、埋込層３とｐ- 層５によってバ
イポーラトランジスタ（以下ＢｉｐＴｒ）を他の素子と
分離していた。また、相補型の絶縁ゲート型トランジス
タ（以下ＭＯＳＴｒ）の素子分離は、従来から行なわれ
ているＬＯＣＯＳ分離で行なわれている。
【０００４】
【発明が解決しようとしている課題】しかしながら、上
記従来例では、ＢｉｐＴｒの分離において必要とする埋
込層３およびｐ- 層５からなる分離幅は、１０μｍ程度
必要であり、大面積を要するため、以下のような欠点が
あった。
記従来例では、ＢｉｐＴｒの分離において必要とする埋
込層３およびｐ- 層５からなる分離幅は、１０μｍ程度
必要であり、大面積を要するため、以下のような欠点が
あった。
【０００５】 分離幅に大面積を要するため、チップ
サイズを小さくすることが困難。
サイズを小さくすることが困難。
【０００６】 分離幅を縮めようとすると、素子間の
耐圧が劣化し、デバイスとして正常な動作が行なわれな
い。
耐圧が劣化し、デバイスとして正常な動作が行なわれな
い。
【０００７】 上記センサーの周辺回路に要する面積
が、分離幅大のため大きくなり、センサーサイズおよび
センサーピッチの微細化の妨げとなった。
が、分離幅大のため大きくなり、センサーサイズおよび
センサーピッチの微細化の妨げとなった。
【０００８】［発明の目的］本発明の目的は、素子分離
領域を縮小化してチップサイズを小型化し、素子間耐圧
を確保しつつ、センサーサイズ及びセンサーピッチを微
細化した光電変換装置を提供することにある。
領域を縮小化してチップサイズを小型化し、素子間耐圧
を確保しつつ、センサーサイズ及びセンサーピッチを微
細化した光電変換装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、前記課題を解
決するための手段として、バイポーラトランジスタのベ
ースに光励起により発生したキャリアを蓄積する光セン
サーを用いた光電変換部と、相補型の絶縁ゲート型トラ
ンジスタから成る回路、およびバイポーラトランジスタ
から成る回路が同一基板上に形成された光電変換装置に
おいて、前記バイポーラトランジスタから成る回路の素
子分離領域が、誘電体材料を埋め込んだトレンチ（溝）
構造とＰ型の埋込層によって形成されていることを特徴
とする光電変換装置を提供するものである。
決するための手段として、バイポーラトランジスタのベ
ースに光励起により発生したキャリアを蓄積する光セン
サーを用いた光電変換部と、相補型の絶縁ゲート型トラ
ンジスタから成る回路、およびバイポーラトランジスタ
から成る回路が同一基板上に形成された光電変換装置に
おいて、前記バイポーラトランジスタから成る回路の素
子分離領域が、誘電体材料を埋め込んだトレンチ（溝）
構造とＰ型の埋込層によって形成されていることを特徴
とする光電変換装置を提供するものである。
【００１０】また、前記相補型の絶縁ゲート型トランジ
スタから成る回路において、該回路の素子分離領域が、
誘電体材料を埋め込んだトレンチ（溝）構造により形成
されていることを特徴とする。
スタから成る回路において、該回路の素子分離領域が、
誘電体材料を埋め込んだトレンチ（溝）構造により形成
されていることを特徴とする。
【００１１】
【作用】本発明によれば、周辺回路におけるＢｉｐＴｒ
の素子分離に、トレンチ（溝）とｐ+ 埋込層を設け、ま
たＭＯＳＴｒの素子分離においては、トレンチ（溝）を
設けることにより、上記センサーの周辺回路の素子分離
領域を従来より縮小することができる。
の素子分離に、トレンチ（溝）とｐ+ 埋込層を設け、ま
たＭＯＳＴｒの素子分離においては、トレンチ（溝）を
設けることにより、上記センサーの周辺回路の素子分離
領域を従来より縮小することができる。
【００１２】
［実施例１］図１は、本発明の実施例１の光電変換装置
の構造を示す模式的断面図である。
の構造を示す模式的断面図である。
【００１３】図１に示されるように、Ｐ基板１上に、ｎ
+ 埋込層２およびｐ+ 埋込層３が形成され、更にその上
に、ｎ- エピタキシャル層４が形成されている。ｎ- エ
ピタキシャル層４には、素子分離のためのトレンチ
（溝）１３と、埋込層３が形成されている。
+ 埋込層２およびｐ+ 埋込層３が形成され、更にその上
に、ｎ- エピタキシャル層４が形成されている。ｎ- エ
ピタキシャル層４には、素子分離のためのトレンチ
（溝）１３と、埋込層３が形成されている。
【００１４】まず、光センサにおいては、コレクタであ
るｎ- エピタキシャル層４に電位を与えるためのｎ+ 領
域８、ｐベース領域１０およびｎ+ エミッタ領域１２が
形成され、更に、ベース電位を制御するために絶縁層を
挟んでベース領域１０に対向したポリシリコンのキャパ
シタ電極１１が形成されている。
るｎ- エピタキシャル層４に電位を与えるためのｎ+ 領
域８、ｐベース領域１０およびｎ+ エミッタ領域１２が
形成され、更に、ベース電位を制御するために絶縁層を
挟んでベース領域１０に対向したポリシリコンのキャパ
シタ電極１１が形成されている。
【００１５】この光センサはベース蓄積型であり、光に
よって発生したキャリアをベース１０に蓄積し、バイポ
ーラトランジスタの動作によって蓄積電圧を読み出す。
すなわち、キャパシタ電極１１によってベース電位を制
御することで、ベースに蓄積されたキャリアを除去する
リフレッシュ動作、リフレッシュされたベースに光励起
によるキャリアを蓄積する蓄積動作、そしてベースに蓄
積された電圧をエミッタから読み出す読出し動作を各々
実行する。
よって発生したキャリアをベース１０に蓄積し、バイポ
ーラトランジスタの動作によって蓄積電圧を読み出す。
すなわち、キャパシタ電極１１によってベース電位を制
御することで、ベースに蓄積されたキャリアを除去する
リフレッシュ動作、リフレッシュされたベースに光励起
によるキャリアを蓄積する蓄積動作、そしてベースに蓄
積された電圧をエミッタから読み出す読出し動作を各々
実行する。
【００１６】ＮＭＯＳトランジスタでは、ｐウェル５内
にソース・ドレインとなるｎ+ 領域１２とポリシリコン
のゲート電極１１が形成され、ＰＭＯＳトランジスタで
は、ｎ- エピタキシャル層４上にソース・ドレインとな
るｐ+ 領域７およびポリシリコンのゲート電極１１が形
成されている。このＮＭＯＳおよびＰＭＯＳトランジス
タによって、ＣＭＯＳを構成することができる。
にソース・ドレインとなるｎ+ 領域１２とポリシリコン
のゲート電極１１が形成され、ＰＭＯＳトランジスタで
は、ｎ- エピタキシャル層４上にソース・ドレインとな
るｐ+ 領域７およびポリシリコンのゲート電極１１が形
成されている。このＮＭＯＳおよびＰＭＯＳトランジス
タによって、ＣＭＯＳを構成することができる。
【００１７】また、ＮＰＮバイポーラトランジスタ（Ｎ
ＰＮＢｉ−Ｔｒ）では、光センサと同様の構成となり、
コレクタに電位を与えるためのｎ+ 領域９、ｐベース領
域１０およびｎ+ エミッタ領域１２が形成されている。
ＰＮＢｉ−Ｔｒ）では、光センサと同様の構成となり、
コレクタに電位を与えるためのｎ+ 領域９、ｐベース領
域１０およびｎ+ エミッタ領域１２が形成されている。
【００１８】本センサーの基本動作は、特開平１−２３
８１５４号公報を参照のこと。
８１５４号公報を参照のこと。
【００１９】図１において、ＮＰＮＴｒの素子分離は、
本発明の特徴となるトレンチ（溝）１３と、ｐ+ 埋込層
３によって構成されている。これにより、従来形成され
たＮＰＮＴｒの面積を１００（２０×２６．４μｍ2 ）
とすると、５７（１４×２１．４μｍ2 ）となり、ＮＰ
ＮＴｒの面積は、約４０％減少することが可能となっ
た。
本発明の特徴となるトレンチ（溝）１３と、ｐ+ 埋込層
３によって構成されている。これにより、従来形成され
たＮＰＮＴｒの面積を１００（２０×２６．４μｍ2 ）
とすると、５７（１４×２１．４μｍ2 ）となり、ＮＰ
ＮＴｒの面積は、約４０％減少することが可能となっ
た。
【００２０】また、図２に示すように、Ｃ−ＭＯＳ回路
部においても、素子分離領域としてトレンチ（溝）１３
を設けることにより、従来より小さな素子分離領域とす
ることができるため、Ｃ−ＭＯＳ回路部の高集積化が計
れた。
部においても、素子分離領域としてトレンチ（溝）１３
を設けることにより、従来より小さな素子分離領域とす
ることができるため、Ｃ−ＭＯＳ回路部の高集積化が計
れた。
【００２１】トレンチ（溝）においては、所望の位置に
レジストパターニングし、さらにバルクＳｉを異方性エ
ッチングし、その後レジストを剥離した後、Ｐｏｌｙ−
Ｓｉを埋め込む形式をとった。埋め込む材料は、Ｐｏｌ
ｙ−Ｓｉの他に、誘電体材料、例えば、ＮＳＧ、ＰＳ
Ｇ、Ｐ−ＳｉＯ等のものも、十分な分離特性を得られ
た。また、埋め込んだ後にレジストエッチバックを行な
うことにより、素子の平坦化を行ない、トレンチ（溝）
周辺の平坦化を行なった。
レジストパターニングし、さらにバルクＳｉを異方性エ
ッチングし、その後レジストを剥離した後、Ｐｏｌｙ−
Ｓｉを埋め込む形式をとった。埋め込む材料は、Ｐｏｌ
ｙ−Ｓｉの他に、誘電体材料、例えば、ＮＳＧ、ＰＳ
Ｇ、Ｐ−ＳｉＯ等のものも、十分な分離特性を得られ
た。また、埋め込んだ後にレジストエッチバックを行な
うことにより、素子の平坦化を行ない、トレンチ（溝）
周辺の平坦化を行なった。
【００２２】また形成されたトレンチ（溝）は、バイポ
ーラＴｒの分離のものとＭＯＳＴｒの分離のものと同時
に形成し、そのトレンチ深さは、同等である。
ーラＴｒの分離のものとＭＯＳＴｒの分離のものと同時
に形成し、そのトレンチ深さは、同等である。
【００２３】［実施例２］次に実施例２において、本発
明を用いて素子分離を形成したプロセスおよびその電気
特性について説明する。簡略化するため、ＮＰＮトラン
ジスタについてその詳細を図３ (ａ）〜（ｅ）を用いて
説明する。
明を用いて素子分離を形成したプロセスおよびその電気
特性について説明する。簡略化するため、ＮＰＮトラン
ジスタについてその詳細を図３ (ａ）〜（ｅ）を用いて
説明する。
【００２４】まず、Ｐ型の基板１の所望の位置にＮ型の
埋め込み領域２、Ｐ型の埋め込み領域３を形成する（図
３−（ａ））。
埋め込み領域２、Ｐ型の埋め込み領域３を形成する（図
３−（ａ））。
【００２５】次に上記基板にエピタキシャル成長を行な
う。このとき、エピタキシャル層（以下Ｅｐｉ層）４の
厚さは、７〜９μｍである。図３−（ｂ）に示すように
Ｎ型埋込層およびＰ型埋込層は、エピタキシャル成長
時、オートドーピングにより、Ｅｐｉ膜４内に拡散す
る。
う。このとき、エピタキシャル層（以下Ｅｐｉ層）４の
厚さは、７〜９μｍである。図３−（ｂ）に示すように
Ｎ型埋込層およびＰ型埋込層は、エピタキシャル成長
時、オートドーピングにより、Ｅｐｉ膜４内に拡散す
る。
【００２６】次にバイポーラトランジスタのコレクタを
形成するため、Ｎ+ の拡散層９を所定の位置に形成する
（図３−（ｂ））。
形成するため、Ｎ+ の拡散層９を所定の位置に形成する
（図３−（ｂ））。
【００２７】次にＳｉ基板を酸化し、Ｓｉ3 Ｎ4 膜を堆
積させ、所望の位置に開口を設けるパターニングを行な
い、さらにフィールド酸化することにより、フィールド
酸化膜２１を形成する（図３−（ｃ））。
積させ、所望の位置に開口を設けるパターニングを行な
い、さらにフィールド酸化することにより、フィールド
酸化膜２１を形成する（図３−（ｃ））。
【００２８】次にトレンチ（溝）を形成する部分に、パ
ターニングを行ない異方性ドライエッチングによりフィ
ールド酸化膜２１をエッチングする。さらにトレンチ
（溝）内部を酸化しさらにＰｏｌｙ−Ｓｉ膜１３を堆積
させる。次に基板全面にレジストをコートし、エッチバ
ックを行なう（図３−（ｄ））。
ターニングを行ない異方性ドライエッチングによりフィ
ールド酸化膜２１をエッチングする。さらにトレンチ
（溝）内部を酸化しさらにＰｏｌｙ−Ｓｉ膜１３を堆積
させる。次に基板全面にレジストをコートし、エッチバ
ックを行なう（図３−（ｄ））。
【００２９】次に、バイポーラトランジスタのベース部
分１０、エミッタ部分１２を、イオンインプランテーシ
ョンおよび熱拡散を行なうことで形成する（図３−
（ｅ））。
分１０、エミッタ部分１２を、イオンインプランテーシ
ョンおよび熱拡散を行なうことで形成する（図３−
（ｅ））。
【００３０】次に層間膜を堆積し、コンタクトの窓あけ
を行ない、Ａｌ電極を形成し、バイポーラトランジスタ
が完成する（図示せず） 上記方法でトランジスタを形成した場合の、バイポーラ
トランジスタのベース−ベース間、ＣＮ−ＣＮ間のリー
ク電流は、５Ｖの逆バイアスに対して、４×１０-13 Ａ
／ｍｍ〜１×１０-12 Ａ／ｍｍのリーク電流が得られ
た。
を行ない、Ａｌ電極を形成し、バイポーラトランジスタ
が完成する（図示せず） 上記方法でトランジスタを形成した場合の、バイポーラ
トランジスタのベース−ベース間、ＣＮ−ＣＮ間のリー
ク電流は、５Ｖの逆バイアスに対して、４×１０-13 Ａ
／ｍｍ〜１×１０-12 Ａ／ｍｍのリーク電流が得られ
た。
【００３１】
【発明の効果】以上、説明したように、上記光センサー
を用いた固体撮像装置において、バイポーラＴｒの素子
分離に、トレンチ（溝）とＰ+ 埋込層を設け、ＭＯＳＴ
ｒの素子分離にトレンチ（溝）を設けることにより、以
下の効果が得られた。
を用いた固体撮像装置において、バイポーラＴｒの素子
分離に、トレンチ（溝）とＰ+ 埋込層を設け、ＭＯＳＴ
ｒの素子分離にトレンチ（溝）を設けることにより、以
下の効果が得られた。
【００３２】 分離幅が小さくなるため、チップサイ
ズを小さくできる。
ズを小さくできる。
【００３３】 素子間隔をせばめても、耐圧劣化が少
ない。
ない。
【００３４】 周辺回路が小さくなるため、センサー
サイズの微細化が可能、センサーピッチの縮少が可能と
なった。
サイズの微細化が可能、センサーピッチの縮少が可能と
なった。
【図１】本発明の実施例１の光電変換装置の模式的断面
図。
図。
【図２】本発明を実施したＣ−ＭＯＳ部の断面図。
【図３】本発明の実施例２の素子分離領域の形成方法を
示す模式的工程断面図。
示す模式的工程断面図。
【図４】従来の光電変換装置の模式的断面図。
１ Ｐｓｕｂ ２ ｎ+ 埋込層 ３ ｐ+ 埋込層 ４ エピタキシャル層（Ｅｐｉ）（ｎ- ） ５ ｐ- 層（アイソレーション用） ６ ｐ- 層（Ｐ型ｗｅｌｌ層） ７ ｐ+ 層（ＰＭＯＳソース・ドレイン） ８ ｎ+ 層（コレクタ層） ９ ｎ+ 層（ＢｉｐＴｒコレクタ層） １０ ｐ- 層（ＢｉｐＴｒベース層） １１ ポリシリコンゲート １２ ｎ+ 層（ＮＭＯＳソースドレイン） １３ トレンチ（溝）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/335 Ｚ
Claims (3)
- 【請求項１】 バイポーラトランジスタのベースに光励
起により発生したキャリアを蓄積する光センサーを用い
た光電変換部と、相補型の絶縁ゲート型トランジスタか
ら成る回路、およびバイポーラトランジスタから成る回
路が同一基板上に形成された光電変換装置において、 前記バイポーラトランジスタから成る回路の素子分離領
域が、誘電体材料を埋め込んだトレンチ（溝）構造とＰ
型の埋込層によって形成されていることを特徴とする光
電変換装置。 - 【請求項２】 前記相補型の絶縁ゲート型トランジスタ
から成る回路において、該回路の素子分離領域が、誘電
体材料を埋め込んだトレンチ（溝）構造により形成され
ていることを特徴とする請求項１に記載の光電変換装
置。 - 【請求項３】 前記誘電体材料がＰｏｌｙ−Ｓｉである
ことを特徴とする請求項１又は２に記載の光電変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6020093A JPH07231076A (ja) | 1994-02-17 | 1994-02-17 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6020093A JPH07231076A (ja) | 1994-02-17 | 1994-02-17 | 光電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07231076A true JPH07231076A (ja) | 1995-08-29 |
Family
ID=12017506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6020093A Pending JPH07231076A (ja) | 1994-02-17 | 1994-02-17 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07231076A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1146010A (ja) * | 1997-05-27 | 1999-02-16 | Hamamatsu Photonics Kk | アバランシェフォトダイオード |
| WO1999039391A1 (fr) * | 1998-01-30 | 1999-08-05 | Hamamatsu Photonics K.K. | DISPOSITIF A SEMI-CONDUCTEUR RECEPTEUR DE LUMIERE COMPORTANT UN BiCMOS INTEGRE ET UNE PHOTODIODE A AVALANCHE |
| US7113213B2 (en) | 1995-08-11 | 2006-09-26 | Tokyo Shibaura Electric Co | Image system, solid-state imaging semiconductor integrated circuit device used in the image system, and difference output method used for the image system |
| JP3838665B2 (ja) * | 1995-08-11 | 2006-10-25 | 株式会社 東芝 | Ｍｏｓ型固体撮像装置 |
| US7369169B2 (en) | 1995-08-11 | 2008-05-06 | Kabushiki Kaisha Toshiba | MOS-type solid-state imaging apparatus |
| CN100466278C (zh) * | 2005-09-21 | 2009-03-04 | 东部亚南半导体株式会社 | Cmos图像传感器及其制造方法 |
| JP2015056622A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社リコー | 半導体装置 |
-
1994
- 1994-02-17 JP JP6020093A patent/JPH07231076A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7113213B2 (en) | 1995-08-11 | 2006-09-26 | Tokyo Shibaura Electric Co | Image system, solid-state imaging semiconductor integrated circuit device used in the image system, and difference output method used for the image system |
| JP3838665B2 (ja) * | 1995-08-11 | 2006-10-25 | 株式会社 東芝 | Ｍｏｓ型固体撮像装置 |
| US7369169B2 (en) | 1995-08-11 | 2008-05-06 | Kabushiki Kaisha Toshiba | MOS-type solid-state imaging apparatus |
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