JPH05315356A - 薄膜トランジスタの製法 - Google Patents
薄膜トランジスタの製法Info
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- JPH05315356A JPH05315356A JP4143306A JP14330692A JPH05315356A JP H05315356 A JPH05315356 A JP H05315356A JP 4143306 A JP4143306 A JP 4143306A JP 14330692 A JP14330692 A JP 14330692A JP H05315356 A JPH05315356 A JP H05315356A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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Abstract
(57)【要約】
【目的】 チャンネルの下方にゲート電極を有するMO
S型薄膜トランジスタを形成する際にゲート電極に対す
るソース及びドレイン領域の形成位置のばらつきを低減
する。 【構成】 半導体基板10の表面を覆う絶縁膜12の上
にゲート電極層14、ゲート絶縁膜16及びポリシリコ
ン等の半導体層18を順次に形成する。そして、半導体
層18を覆って平坦状にレジスト等の塗布膜を形成した
後、この塗布膜をエッチバックしてゲート電極層14の
上方で半導体層18を露呈させる。この後、塗布膜の残
存部をマスクとして半導体層18の露呈部にタングステ
ン等のマスク材層24を選択的に成長させ且つ塗布膜の
残存部を除去してから、マスク材層24をマスクとして
半導体層18にBF2 等の不純物を選択的にイオン注入
することでソース領域18Sとドレイン領域18Dを形
成する。
S型薄膜トランジスタを形成する際にゲート電極に対す
るソース及びドレイン領域の形成位置のばらつきを低減
する。 【構成】 半導体基板10の表面を覆う絶縁膜12の上
にゲート電極層14、ゲート絶縁膜16及びポリシリコ
ン等の半導体層18を順次に形成する。そして、半導体
層18を覆って平坦状にレジスト等の塗布膜を形成した
後、この塗布膜をエッチバックしてゲート電極層14の
上方で半導体層18を露呈させる。この後、塗布膜の残
存部をマスクとして半導体層18の露呈部にタングステ
ン等のマスク材層24を選択的に成長させ且つ塗布膜の
残存部を除去してから、マスク材層24をマスクとして
半導体層18にBF2 等の不純物を選択的にイオン注入
することでソース領域18Sとドレイン領域18Dを形
成する。
Description
【0001】
【産業上の利用分野】この発明は、チャンネルの下方に
ゲート電極を有する下ゲートMOS型薄膜トランジスタ
の製法に関し、特にゲート電極層の上方で半導体層の上
にW(タングステン)等のマスク材層を選択的に成長さ
せると共にこのマスク材層をマスクとする選択的イオン
注入処理によりソース及びドレイン領域を形成すること
によりソース・ドレイン形成位置のばらつきを低減可能
としたものである。
ゲート電極を有する下ゲートMOS型薄膜トランジスタ
の製法に関し、特にゲート電極層の上方で半導体層の上
にW(タングステン)等のマスク材層を選択的に成長さ
せると共にこのマスク材層をマスクとする選択的イオン
注入処理によりソース及びドレイン領域を形成すること
によりソース・ドレイン形成位置のばらつきを低減可能
としたものである。
【0002】
【従来の技術】従来、下ゲートMOS型薄膜トランジス
タの製法としては、図8に示すものが知られていた。す
なわち、半導体基板10の表面を覆う絶縁膜12の上に
ゲート電極層14、ゲート絶縁膜16及びポリシリコン
等の半導体層18を順次に形成する。そして、レジスト
層20をマスクとして半導体層18にBF2 等の不純物
を選択的にイオン注入することによりソース領域18S
及びドレイン領域18Dを形成する。
タの製法としては、図8に示すものが知られていた。す
なわち、半導体基板10の表面を覆う絶縁膜12の上に
ゲート電極層14、ゲート絶縁膜16及びポリシリコン
等の半導体層18を順次に形成する。そして、レジスト
層20をマスクとして半導体層18にBF2 等の不純物
を選択的にイオン注入することによりソース領域18S
及びドレイン領域18Dを形成する。
【0003】
【発明が解決しようとする課題】図8に示したような薄
膜トランジスタにおいては、ゲート電極層14に対する
ドレイン領域18Dのオフセット量Sを精度よく制御す
ることが重要である。すなわち、オフセット量Sが小さ
い(又は無い)と、オフ電流(リーク電流)が大きくな
り、オフセット量Sが大きいと、オン電流が小さくなる
(又は殆ど流れなくなる)。オフセット量Sとしては、
通常、0.3〜0.6[μm]程度の範囲内の所定値が
選定される。
膜トランジスタにおいては、ゲート電極層14に対する
ドレイン領域18Dのオフセット量Sを精度よく制御す
ることが重要である。すなわち、オフセット量Sが小さ
い(又は無い)と、オフ電流(リーク電流)が大きくな
り、オフセット量Sが大きいと、オン電流が小さくなる
(又は殆ど流れなくなる)。オフセット量Sとしては、
通常、0.3〜0.6[μm]程度の範囲内の所定値が
選定される。
【0004】しかしながら、上記した従来技術による
と、ソース・ドレイン形成のためのイオン注入処理がレ
ジスト層20をマスクとして行なわれるため、0.3〜
0.4[μm]程度のアライメントエラーが生じ、ソー
ス・ドレイン形成位置が相当にばらつく不都合があっ
た。特に、ドレイン形成位置のばらつきは、オフセット
量Sを変動させ、トランジスタ特性を変動させていた。
と、ソース・ドレイン形成のためのイオン注入処理がレ
ジスト層20をマスクとして行なわれるため、0.3〜
0.4[μm]程度のアライメントエラーが生じ、ソー
ス・ドレイン形成位置が相当にばらつく不都合があっ
た。特に、ドレイン形成位置のばらつきは、オフセット
量Sを変動させ、トランジスタ特性を変動させていた。
【0005】この発明の目的は、ソース・ドレイン形成
位置のばらつきを低減することができる新規な薄膜トラ
ンジスタの製法を提供することにある。
位置のばらつきを低減することができる新規な薄膜トラ
ンジスタの製法を提供することにある。
【0006】
【課題を解決するための手段】この発明による薄膜トラ
ンジスタの製法は、(a)基板の絶縁性表面の上にゲー
ト電極層を形成する工程と、(b)前記ゲート電極層を
覆ってゲート絶縁膜を形成する工程と、(c)前記ゲー
ト電極層に重なるように前記ゲート絶縁膜の上に半導体
層を形成する工程と、(d)前記半導体層を覆って平坦
状に塗布膜を形成する工程と、(e)前記半導体層にお
いて前記ゲート電極層に重なる部分が露呈されるまで前
記塗布膜をエッチバックして該露呈部分の両側に前記塗
布膜を残存させる工程と、(f)前記塗布膜の残存部を
マスクとして前記半導体層の露呈部分の上にマスク材層
を選択的に成長させる工程と、(g)前記塗布膜の残存
部を除去した後、前記マスク材層をマスクとして前記半
導体層に導電型決定不純物を選択的にイオン注入するこ
とにより前記ゲート電極層の一方側及び他方側にて前記
半導体層にソース領域及びドレイン領域をそれぞれ形成
する工程とを含むものである。
ンジスタの製法は、(a)基板の絶縁性表面の上にゲー
ト電極層を形成する工程と、(b)前記ゲート電極層を
覆ってゲート絶縁膜を形成する工程と、(c)前記ゲー
ト電極層に重なるように前記ゲート絶縁膜の上に半導体
層を形成する工程と、(d)前記半導体層を覆って平坦
状に塗布膜を形成する工程と、(e)前記半導体層にお
いて前記ゲート電極層に重なる部分が露呈されるまで前
記塗布膜をエッチバックして該露呈部分の両側に前記塗
布膜を残存させる工程と、(f)前記塗布膜の残存部を
マスクとして前記半導体層の露呈部分の上にマスク材層
を選択的に成長させる工程と、(g)前記塗布膜の残存
部を除去した後、前記マスク材層をマスクとして前記半
導体層に導電型決定不純物を選択的にイオン注入するこ
とにより前記ゲート電極層の一方側及び他方側にて前記
半導体層にソース領域及びドレイン領域をそれぞれ形成
する工程とを含むものである。
【0007】
【作用】この発明の方法によれば、ゲート電極層の上方
で半導体層の上に選択的に成長させたマスク材層をマス
クとしてソース・ドレイン形成のための選択的イオン注
入処理を行なうようにしたので、ソース・ドレイン形成
位置は、マスク材層に対して自己整合的に定められる。
従って、マスク材層の選択成長を再現性よく制御するこ
とでソース・ドレイン形成位置のばらつきを大幅に低減
することができる。
で半導体層の上に選択的に成長させたマスク材層をマス
クとしてソース・ドレイン形成のための選択的イオン注
入処理を行なうようにしたので、ソース・ドレイン形成
位置は、マスク材層に対して自己整合的に定められる。
従って、マスク材層の選択成長を再現性よく制御するこ
とでソース・ドレイン形成位置のばらつきを大幅に低減
することができる。
【0008】
【実施例】図1〜6は、この発明の一実施例による下ゲ
ートMOS型薄膜トランジスタの製法を示すもので、各
々の図に対応する工程(1)〜(6)を順次に説明す
る。
ートMOS型薄膜トランジスタの製法を示すもので、各
々の図に対応する工程(1)〜(6)を順次に説明す
る。
【0009】(1)例えばシリコンからなる半導体基板
10の表面には、メモリ等の集積回路が形成されると共
に、この集積回路を覆ってシリコンオキサイド等の絶縁
膜12が形成されている。絶縁膜12の上には、N型決
定不純物を含むポリシリコン等からなるゲート電極層1
4を形成した後、このゲート電極層14を覆ってCVD
(ケミカル・ベーパー・デポジション)法等によりシリ
コンオキサイド等からなるゲート絶縁膜16を形成す
る。そして、ゲート絶縁膜16の上には、CVD法等に
より例えばポリシリコンからなる半導体層18を形成
し、所望のソース・チャンネル・ドレインパターンに従
ってパターニングする。このパターニングは、後述の図
5又は6の工程を終えた後行なってもよい。
10の表面には、メモリ等の集積回路が形成されると共
に、この集積回路を覆ってシリコンオキサイド等の絶縁
膜12が形成されている。絶縁膜12の上には、N型決
定不純物を含むポリシリコン等からなるゲート電極層1
4を形成した後、このゲート電極層14を覆ってCVD
(ケミカル・ベーパー・デポジション)法等によりシリ
コンオキサイド等からなるゲート絶縁膜16を形成す
る。そして、ゲート絶縁膜16の上には、CVD法等に
より例えばポリシリコンからなる半導体層18を形成
し、所望のソース・チャンネル・ドレインパターンに従
ってパターニングする。このパターニングは、後述の図
5又は6の工程を終えた後行なってもよい。
【0010】(2)次に、基板上面には、半導体層18
を覆って例えばレジストからなる塗布膜22を平坦状に
形成する。塗布膜22の材料としては、SOG(スピン
オンガラス)、ポリイミド樹脂等を用いることができ
る。
を覆って例えばレジストからなる塗布膜22を平坦状に
形成する。塗布膜22の材料としては、SOG(スピン
オンガラス)、ポリイミド樹脂等を用いることができ
る。
【0011】(3)次に、半導体層18においてゲート
電極層14の上方の部分が露呈するまで塗布膜22をエ
ッチバックし、該露呈部分の両側に塗布膜22を残存さ
せる。
電極層14の上方の部分が露呈するまで塗布膜22をエ
ッチバックし、該露呈部分の両側に塗布膜22を残存さ
せる。
【0012】(4)次に、選択CVD法により例えばW
からなるマスク材層24を半導体層18の露呈部分に図
7に示すような平面パターンで形成する。マスク材層2
4としては、Al層を成長させてもよい。
からなるマスク材層24を半導体層18の露呈部分に図
7に示すような平面パターンで形成する。マスク材層2
4としては、Al層を成長させてもよい。
【0013】(5)次に、残存する塗布膜22を除去す
る。塗布膜22としてレジスト層を用いた場合、H2 S
O4 /H2 O2 /H2 Oを用いてレジスト層を除去す
る。そして、マスク材層24をマスクとしてBF2 等の
P型決定不純物を半導体層18に選択的にイオン注入
し、ソース領域18S及びドレイン領域18Dをゲート
電極層14の一方側及び他方側にそれぞれ形成する。
る。塗布膜22としてレジスト層を用いた場合、H2 S
O4 /H2 O2 /H2 Oを用いてレジスト層を除去す
る。そして、マスク材層24をマスクとしてBF2 等の
P型決定不純物を半導体層18に選択的にイオン注入
し、ソース領域18S及びドレイン領域18Dをゲート
電極層14の一方側及び他方側にそれぞれ形成する。
【0014】(6)次に、マスク材層24を除去する。
マスク材層24としてW層を用いた場合、K3 [Fe
(CN)6 ]/KOH/H2 O又はNH4 OH/H2 O
2 /H2 Oを用いてW層を除去する。また、マスク材層
24としてAl層を用いた場合、PNA(H3 PO4 /
HNO3 /CH3 COOH/H2 O)でAlを溶かした
後、ポリシリコンからなる半導体層18の表面を薄くエ
ッチングするとよい。この後、ソース領域18S及びド
レイン領域18D中のP型決定不純物を活性化すべくア
ニール処理を行なう。
マスク材層24としてW層を用いた場合、K3 [Fe
(CN)6 ]/KOH/H2 O又はNH4 OH/H2 O
2 /H2 Oを用いてW層を除去する。また、マスク材層
24としてAl層を用いた場合、PNA(H3 PO4 /
HNO3 /CH3 COOH/H2 O)でAlを溶かした
後、ポリシリコンからなる半導体層18の表面を薄くエ
ッチングするとよい。この後、ソース領域18S及びド
レイン領域18D中のP型決定不純物を活性化すべくア
ニール処理を行なう。
【0015】上記した製法によれば、W等を選択成長さ
せることで図4,7に示すようなマスク材層24のドレ
イン側への突出長Lを精度よく制御することができ、図
6に示すようなオフセット量Sのばらつきを大幅に低減
することができる。従って、特性のそろった下ゲートM
OS型薄膜トランジスタを得ることができる。
せることで図4,7に示すようなマスク材層24のドレ
イン側への突出長Lを精度よく制御することができ、図
6に示すようなオフセット量Sのばらつきを大幅に低減
することができる。従って、特性のそろった下ゲートM
OS型薄膜トランジスタを得ることができる。
【0016】
【発明の効果】以上のように、この発明によれば、ゲー
ト電極層の上方で半導体層の上に選択的に成長させたマ
スク材層をマスクとしてソース・ドレイン形成のための
選択的イオン注入処理を行なうことによりソース・ドレ
イン形成位置のばらつきを低減するようにしたので、下
ゲートMOS型薄膜トランジスタの製造歩留りが大幅に
向上する効果が得られるものである。
ト電極層の上方で半導体層の上に選択的に成長させたマ
スク材層をマスクとしてソース・ドレイン形成のための
選択的イオン注入処理を行なうことによりソース・ドレ
イン形成位置のばらつきを低減するようにしたので、下
ゲートMOS型薄膜トランジスタの製造歩留りが大幅に
向上する効果が得られるものである。
【図1】〜
【図6】 この発明の一実施例による薄膜トランジスタ
の製法を示す基板断面図である。
の製法を示す基板断面図である。
【図7】 図4のマスク材層配置を示す上面図である。
【図8】 従来の薄膜トランジスタの製法を示す基板断
面図である。
面図である。
10:半導体基板、12,16:絶縁膜、14:ゲート
電極層、18:半導体層、22:塗布膜、24:マスク
材層。
電極層、18:半導体層、22:塗布膜、24:マスク
材層。
Claims (1)
- 【請求項1】(a)基板の絶縁性表面の上にゲート電極
層を形成する工程と、 (b)前記ゲート電極層を覆ってゲート絶縁膜を形成す
る工程と、 (c)前記ゲート電極層に重なるように前記ゲート絶縁
膜の上に半導体層を形成する工程と、 (d)前記半導体層を覆って平坦状に塗布膜を形成する
工程と、 (e)前記半導体層において前記ゲート電極層に重なる
部分が露呈されるまで前記塗布膜をエッチバックして該
露呈部分の両側に前記塗布膜を残存させる工程と、 (f)前記塗布膜の残存部をマスクとして前記半導体層
の露呈部分の上にマスク材層を選択的に成長させる工程
と、 (g)前記塗布膜の残存部を除去した後、前記マスク材
層をマスクとして前記半導体層に導電型決定不純物を選
択的にイオン注入することにより前記ゲート電極層の一
方側及び他方側にて前記半導体層にソース領域及びドレ
イン領域をそれぞれ形成する工程とを含む薄膜トランジ
スタの製法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04143306A JP3144056B2 (ja) | 1992-05-08 | 1992-05-08 | 薄膜トランジスタの製法 |
US08/057,747 US5300446A (en) | 1992-05-08 | 1993-05-05 | Method of making staggered gate MOSTFT |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04143306A JP3144056B2 (ja) | 1992-05-08 | 1992-05-08 | 薄膜トランジスタの製法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05315356A true JPH05315356A (ja) | 1993-11-26 |
JP3144056B2 JP3144056B2 (ja) | 2001-03-07 |
Family
ID=15335699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04143306A Expired - Fee Related JP3144056B2 (ja) | 1992-05-08 | 1992-05-08 | 薄膜トランジスタの製法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5300446A (ja) |
JP (1) | JP3144056B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2689038B2 (ja) * | 1991-12-04 | 1997-12-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
EP0565231A3 (en) * | 1992-03-31 | 1996-11-20 | Sgs Thomson Microelectronics | Method of fabricating a polysilicon thin film transistor |
KR960012583B1 (en) * | 1993-06-21 | 1996-09-23 | Lg Semicon Co Ltd | Tft (thin film transistor )and the method of manufacturing the same |
KR970005945B1 (ko) * | 1993-08-09 | 1997-04-22 | 엘지반도체 주식회사 | 반도체 박막트랜지스터 제조방법 |
US5716879A (en) * | 1994-12-15 | 1998-02-10 | Goldstar Electron Company, Ltd. | Method of making a thin film transistor |
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