JPH05315356A - 薄膜トランジスタの製法 - Google Patents
薄膜トランジスタの製法Info
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- 239000010409 thin film Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title description 10
- 239000010408 film Substances 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 239000011248 coating agent Substances 0.000 claims abstract description 21
- 238000000576 coating method Methods 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052721 tungsten Inorganic materials 0.000 abstract description 2
- 239000010937 tungsten Substances 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 チャンネルの下方にゲート電極を有するＭＯ
Ｓ型薄膜トランジスタを形成する際にゲート電極に対す
るソース及びドレイン領域の形成位置のばらつきを低減
する。 【構成】 半導体基板１０の表面を覆う絶縁膜１２の上
にゲート電極層１４、ゲート絶縁膜１６及びポリシリコ
ン等の半導体層１８を順次に形成する。そして、半導体
層１８を覆って平坦状にレジスト等の塗布膜を形成した
後、この塗布膜をエッチバックしてゲート電極層１４の
上方で半導体層１８を露呈させる。この後、塗布膜の残
存部をマスクとして半導体層１８の露呈部にタングステ
ン等のマスク材層２４を選択的に成長させ且つ塗布膜の
残存部を除去してから、マスク材層２４をマスクとして
半導体層１８にＢＦ2 等の不純物を選択的にイオン注入
することでソース領域１８Ｓとドレイン領域１８Ｄを形
成する。
Ｓ型薄膜トランジスタを形成する際にゲート電極に対す
るソース及びドレイン領域の形成位置のばらつきを低減
する。 【構成】 半導体基板１０の表面を覆う絶縁膜１２の上
にゲート電極層１４、ゲート絶縁膜１６及びポリシリコ
ン等の半導体層１８を順次に形成する。そして、半導体
層１８を覆って平坦状にレジスト等の塗布膜を形成した
後、この塗布膜をエッチバックしてゲート電極層１４の
上方で半導体層１８を露呈させる。この後、塗布膜の残
存部をマスクとして半導体層１８の露呈部にタングステ
ン等のマスク材層２４を選択的に成長させ且つ塗布膜の
残存部を除去してから、マスク材層２４をマスクとして
半導体層１８にＢＦ2 等の不純物を選択的にイオン注入
することでソース領域１８Ｓとドレイン領域１８Ｄを形
成する。
Description
【０００１】
【産業上の利用分野】この発明は、チャンネルの下方に
ゲート電極を有する下ゲートＭＯＳ型薄膜トランジスタ
の製法に関し、特にゲート電極層の上方で半導体層の上
にＷ（タングステン）等のマスク材層を選択的に成長さ
せると共にこのマスク材層をマスクとする選択的イオン
注入処理によりソース及びドレイン領域を形成すること
によりソース・ドレイン形成位置のばらつきを低減可能
としたものである。
ゲート電極を有する下ゲートＭＯＳ型薄膜トランジスタ
の製法に関し、特にゲート電極層の上方で半導体層の上
にＷ（タングステン）等のマスク材層を選択的に成長さ
せると共にこのマスク材層をマスクとする選択的イオン
注入処理によりソース及びドレイン領域を形成すること
によりソース・ドレイン形成位置のばらつきを低減可能
としたものである。
【０００２】
【従来の技術】従来、下ゲートＭＯＳ型薄膜トランジス
タの製法としては、図８に示すものが知られていた。す
なわち、半導体基板１０の表面を覆う絶縁膜１２の上に
ゲート電極層１４、ゲート絶縁膜１６及びポリシリコン
等の半導体層１８を順次に形成する。そして、レジスト
層２０をマスクとして半導体層１８にＢＦ2 等の不純物
を選択的にイオン注入することによりソース領域１８Ｓ
及びドレイン領域１８Ｄを形成する。
タの製法としては、図８に示すものが知られていた。す
なわち、半導体基板１０の表面を覆う絶縁膜１２の上に
ゲート電極層１４、ゲート絶縁膜１６及びポリシリコン
等の半導体層１８を順次に形成する。そして、レジスト
層２０をマスクとして半導体層１８にＢＦ2 等の不純物
を選択的にイオン注入することによりソース領域１８Ｓ
及びドレイン領域１８Ｄを形成する。
【０００３】
【発明が解決しようとする課題】図８に示したような薄
膜トランジスタにおいては、ゲート電極層１４に対する
ドレイン領域１８Ｄのオフセット量Ｓを精度よく制御す
ることが重要である。すなわち、オフセット量Ｓが小さ
い（又は無い）と、オフ電流（リーク電流）が大きくな
り、オフセット量Ｓが大きいと、オン電流が小さくなる
（又は殆ど流れなくなる）。オフセット量Ｓとしては、
通常、０．３〜０．６［μｍ］程度の範囲内の所定値が
選定される。
膜トランジスタにおいては、ゲート電極層１４に対する
ドレイン領域１８Ｄのオフセット量Ｓを精度よく制御す
ることが重要である。すなわち、オフセット量Ｓが小さ
い（又は無い）と、オフ電流（リーク電流）が大きくな
り、オフセット量Ｓが大きいと、オン電流が小さくなる
（又は殆ど流れなくなる）。オフセット量Ｓとしては、
通常、０．３〜０．６［μｍ］程度の範囲内の所定値が
選定される。
【０００４】しかしながら、上記した従来技術による
と、ソース・ドレイン形成のためのイオン注入処理がレ
ジスト層２０をマスクとして行なわれるため、０．３〜
０．４［μｍ］程度のアライメントエラーが生じ、ソー
ス・ドレイン形成位置が相当にばらつく不都合があっ
た。特に、ドレイン形成位置のばらつきは、オフセット
量Ｓを変動させ、トランジスタ特性を変動させていた。
と、ソース・ドレイン形成のためのイオン注入処理がレ
ジスト層２０をマスクとして行なわれるため、０．３〜
０．４［μｍ］程度のアライメントエラーが生じ、ソー
ス・ドレイン形成位置が相当にばらつく不都合があっ
た。特に、ドレイン形成位置のばらつきは、オフセット
量Ｓを変動させ、トランジスタ特性を変動させていた。
【０００５】この発明の目的は、ソース・ドレイン形成
位置のばらつきを低減することができる新規な薄膜トラ
ンジスタの製法を提供することにある。
位置のばらつきを低減することができる新規な薄膜トラ
ンジスタの製法を提供することにある。
【０００６】
【課題を解決するための手段】この発明による薄膜トラ
ンジスタの製法は、（ａ）基板の絶縁性表面の上にゲー
ト電極層を形成する工程と、（ｂ）前記ゲート電極層を
覆ってゲート絶縁膜を形成する工程と、（ｃ）前記ゲー
ト電極層に重なるように前記ゲート絶縁膜の上に半導体
層を形成する工程と、（ｄ）前記半導体層を覆って平坦
状に塗布膜を形成する工程と、（ｅ）前記半導体層にお
いて前記ゲート電極層に重なる部分が露呈されるまで前
記塗布膜をエッチバックして該露呈部分の両側に前記塗
布膜を残存させる工程と、（ｆ）前記塗布膜の残存部を
マスクとして前記半導体層の露呈部分の上にマスク材層
を選択的に成長させる工程と、（ｇ）前記塗布膜の残存
部を除去した後、前記マスク材層をマスクとして前記半
導体層に導電型決定不純物を選択的にイオン注入するこ
とにより前記ゲート電極層の一方側及び他方側にて前記
半導体層にソース領域及びドレイン領域をそれぞれ形成
する工程とを含むものである。
ンジスタの製法は、（ａ）基板の絶縁性表面の上にゲー
ト電極層を形成する工程と、（ｂ）前記ゲート電極層を
覆ってゲート絶縁膜を形成する工程と、（ｃ）前記ゲー
ト電極層に重なるように前記ゲート絶縁膜の上に半導体
層を形成する工程と、（ｄ）前記半導体層を覆って平坦
状に塗布膜を形成する工程と、（ｅ）前記半導体層にお
いて前記ゲート電極層に重なる部分が露呈されるまで前
記塗布膜をエッチバックして該露呈部分の両側に前記塗
布膜を残存させる工程と、（ｆ）前記塗布膜の残存部を
マスクとして前記半導体層の露呈部分の上にマスク材層
を選択的に成長させる工程と、（ｇ）前記塗布膜の残存
部を除去した後、前記マスク材層をマスクとして前記半
導体層に導電型決定不純物を選択的にイオン注入するこ
とにより前記ゲート電極層の一方側及び他方側にて前記
半導体層にソース領域及びドレイン領域をそれぞれ形成
する工程とを含むものである。
【０００７】
【作用】この発明の方法によれば、ゲート電極層の上方
で半導体層の上に選択的に成長させたマスク材層をマス
クとしてソース・ドレイン形成のための選択的イオン注
入処理を行なうようにしたので、ソース・ドレイン形成
位置は、マスク材層に対して自己整合的に定められる。
従って、マスク材層の選択成長を再現性よく制御するこ
とでソース・ドレイン形成位置のばらつきを大幅に低減
することができる。
で半導体層の上に選択的に成長させたマスク材層をマス
クとしてソース・ドレイン形成のための選択的イオン注
入処理を行なうようにしたので、ソース・ドレイン形成
位置は、マスク材層に対して自己整合的に定められる。
従って、マスク材層の選択成長を再現性よく制御するこ
とでソース・ドレイン形成位置のばらつきを大幅に低減
することができる。
【０００８】
【実施例】図１〜６は、この発明の一実施例による下ゲ
ートＭＯＳ型薄膜トランジスタの製法を示すもので、各
々の図に対応する工程（１）〜（６）を順次に説明す
る。
ートＭＯＳ型薄膜トランジスタの製法を示すもので、各
々の図に対応する工程（１）〜（６）を順次に説明す
る。
【０００９】（１）例えばシリコンからなる半導体基板
１０の表面には、メモリ等の集積回路が形成されると共
に、この集積回路を覆ってシリコンオキサイド等の絶縁
膜１２が形成されている。絶縁膜１２の上には、Ｎ型決
定不純物を含むポリシリコン等からなるゲート電極層１
４を形成した後、このゲート電極層１４を覆ってＣＶＤ
（ケミカル・ベーパー・デポジション）法等によりシリ
コンオキサイド等からなるゲート絶縁膜１６を形成す
る。そして、ゲート絶縁膜１６の上には、ＣＶＤ法等に
より例えばポリシリコンからなる半導体層１８を形成
し、所望のソース・チャンネル・ドレインパターンに従
ってパターニングする。このパターニングは、後述の図
５又は６の工程を終えた後行なってもよい。
１０の表面には、メモリ等の集積回路が形成されると共
に、この集積回路を覆ってシリコンオキサイド等の絶縁
膜１２が形成されている。絶縁膜１２の上には、Ｎ型決
定不純物を含むポリシリコン等からなるゲート電極層１
４を形成した後、このゲート電極層１４を覆ってＣＶＤ
（ケミカル・ベーパー・デポジション）法等によりシリ
コンオキサイド等からなるゲート絶縁膜１６を形成す
る。そして、ゲート絶縁膜１６の上には、ＣＶＤ法等に
より例えばポリシリコンからなる半導体層１８を形成
し、所望のソース・チャンネル・ドレインパターンに従
ってパターニングする。このパターニングは、後述の図
５又は６の工程を終えた後行なってもよい。
【００１０】（２）次に、基板上面には、半導体層１８
を覆って例えばレジストからなる塗布膜２２を平坦状に
形成する。塗布膜２２の材料としては、ＳＯＧ（スピン
オンガラス）、ポリイミド樹脂等を用いることができ
る。
を覆って例えばレジストからなる塗布膜２２を平坦状に
形成する。塗布膜２２の材料としては、ＳＯＧ（スピン
オンガラス）、ポリイミド樹脂等を用いることができ
る。
【００１１】（３）次に、半導体層１８においてゲート
電極層１４の上方の部分が露呈するまで塗布膜２２をエ
ッチバックし、該露呈部分の両側に塗布膜２２を残存さ
せる。
電極層１４の上方の部分が露呈するまで塗布膜２２をエ
ッチバックし、該露呈部分の両側に塗布膜２２を残存さ
せる。
【００１２】（４）次に、選択ＣＶＤ法により例えばＷ
からなるマスク材層２４を半導体層１８の露呈部分に図
７に示すような平面パターンで形成する。マスク材層２
４としては、Ａｌ層を成長させてもよい。
からなるマスク材層２４を半導体層１８の露呈部分に図
７に示すような平面パターンで形成する。マスク材層２
４としては、Ａｌ層を成長させてもよい。
【００１３】（５）次に、残存する塗布膜２２を除去す
る。塗布膜２２としてレジスト層を用いた場合、Ｈ2 Ｓ
Ｏ4 ／Ｈ2 Ｏ2 ／Ｈ2 Ｏを用いてレジスト層を除去す
る。そして、マスク材層２４をマスクとしてＢＦ2 等の
Ｐ型決定不純物を半導体層１８に選択的にイオン注入
し、ソース領域１８Ｓ及びドレイン領域１８Ｄをゲート
電極層１４の一方側及び他方側にそれぞれ形成する。
る。塗布膜２２としてレジスト層を用いた場合、Ｈ2 Ｓ
Ｏ4 ／Ｈ2 Ｏ2 ／Ｈ2 Ｏを用いてレジスト層を除去す
る。そして、マスク材層２４をマスクとしてＢＦ2 等の
Ｐ型決定不純物を半導体層１８に選択的にイオン注入
し、ソース領域１８Ｓ及びドレイン領域１８Ｄをゲート
電極層１４の一方側及び他方側にそれぞれ形成する。
【００１４】（６）次に、マスク材層２４を除去する。
マスク材層２４としてＷ層を用いた場合、Ｋ3 ［Ｆｅ
（ＣＮ）6 ］／ＫＯＨ／Ｈ2 Ｏ又はＮＨ4 ＯＨ／Ｈ2 Ｏ
2 ／Ｈ2 Ｏを用いてＷ層を除去する。また、マスク材層
２４としてＡｌ層を用いた場合、ＰＮＡ（Ｈ3 ＰＯ4 ／
ＨＮＯ3 ／ＣＨ3 ＣＯＯＨ／Ｈ2 Ｏ）でＡｌを溶かした
後、ポリシリコンからなる半導体層１８の表面を薄くエ
ッチングするとよい。この後、ソース領域１８Ｓ及びド
レイン領域１８Ｄ中のＰ型決定不純物を活性化すべくア
ニール処理を行なう。
マスク材層２４としてＷ層を用いた場合、Ｋ3 ［Ｆｅ
（ＣＮ）6 ］／ＫＯＨ／Ｈ2 Ｏ又はＮＨ4 ＯＨ／Ｈ2 Ｏ
2 ／Ｈ2 Ｏを用いてＷ層を除去する。また、マスク材層
２４としてＡｌ層を用いた場合、ＰＮＡ（Ｈ3 ＰＯ4 ／
ＨＮＯ3 ／ＣＨ3 ＣＯＯＨ／Ｈ2 Ｏ）でＡｌを溶かした
後、ポリシリコンからなる半導体層１８の表面を薄くエ
ッチングするとよい。この後、ソース領域１８Ｓ及びド
レイン領域１８Ｄ中のＰ型決定不純物を活性化すべくア
ニール処理を行なう。
【００１５】上記した製法によれば、Ｗ等を選択成長さ
せることで図４，７に示すようなマスク材層２４のドレ
イン側への突出長Ｌを精度よく制御することができ、図
６に示すようなオフセット量Ｓのばらつきを大幅に低減
することができる。従って、特性のそろった下ゲートＭ
ＯＳ型薄膜トランジスタを得ることができる。
せることで図４，７に示すようなマスク材層２４のドレ
イン側への突出長Ｌを精度よく制御することができ、図
６に示すようなオフセット量Ｓのばらつきを大幅に低減
することができる。従って、特性のそろった下ゲートＭ
ＯＳ型薄膜トランジスタを得ることができる。
【００１６】
【発明の効果】以上のように、この発明によれば、ゲー
ト電極層の上方で半導体層の上に選択的に成長させたマ
スク材層をマスクとしてソース・ドレイン形成のための
選択的イオン注入処理を行なうことによりソース・ドレ
イン形成位置のばらつきを低減するようにしたので、下
ゲートＭＯＳ型薄膜トランジスタの製造歩留りが大幅に
向上する効果が得られるものである。
ト電極層の上方で半導体層の上に選択的に成長させたマ
スク材層をマスクとしてソース・ドレイン形成のための
選択的イオン注入処理を行なうことによりソース・ドレ
イン形成位置のばらつきを低減するようにしたので、下
ゲートＭＯＳ型薄膜トランジスタの製造歩留りが大幅に
向上する効果が得られるものである。
【図１】〜
【図６】 この発明の一実施例による薄膜トランジスタ
の製法を示す基板断面図である。
の製法を示す基板断面図である。
【図７】 図４のマスク材層配置を示す上面図である。
【図８】 従来の薄膜トランジスタの製法を示す基板断
面図である。
面図である。
１０：半導体基板、１２，１６：絶縁膜、１４：ゲート
電極層、１８：半導体層、２２：塗布膜、２４：マスク
材層。
電極層、１８：半導体層、２２：塗布膜、２４：マスク
材層。
Claims (1)
- 【請求項１】（ａ）基板の絶縁性表面の上にゲート電極
層を形成する工程と、 （ｂ）前記ゲート電極層を覆ってゲート絶縁膜を形成す
る工程と、 （ｃ）前記ゲート電極層に重なるように前記ゲート絶縁
膜の上に半導体層を形成する工程と、 （ｄ）前記半導体層を覆って平坦状に塗布膜を形成する
工程と、 （ｅ）前記半導体層において前記ゲート電極層に重なる
部分が露呈されるまで前記塗布膜をエッチバックして該
露呈部分の両側に前記塗布膜を残存させる工程と、 （ｆ）前記塗布膜の残存部をマスクとして前記半導体層
の露呈部分の上にマスク材層を選択的に成長させる工程
と、 （ｇ）前記塗布膜の残存部を除去した後、前記マスク材
層をマスクとして前記半導体層に導電型決定不純物を選
択的にイオン注入することにより前記ゲート電極層の一
方側及び他方側にて前記半導体層にソース領域及びドレ
イン領域をそれぞれ形成する工程とを含む薄膜トランジ
スタの製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04143306A JP3144056B2 (ja) | 1992-05-08 | 1992-05-08 | 薄膜トランジスタの製法 |
| US08/057,747 US5300446A (en) | 1992-05-08 | 1993-05-05 | Method of making staggered gate MOSTFT |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04143306A JP3144056B2 (ja) | 1992-05-08 | 1992-05-08 | 薄膜トランジスタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315356A true JPH05315356A (ja) | 1993-11-26 |
| JP3144056B2 JP3144056B2 (ja) | 2001-03-07 |
Family
ID=15335699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04143306A Expired - Fee Related JP3144056B2 (ja) | 1992-05-08 | 1992-05-08 | 薄膜トランジスタの製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5300446A (ja) |
| JP (1) | JP3144056B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2689038B2 (ja) * | 1991-12-04 | 1997-12-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| EP0565231A3 (en) * | 1992-03-31 | 1996-11-20 | Sgs Thomson Microelectronics | Method of fabricating a polysilicon thin film transistor |
| KR960012583B1 (en) * | 1993-06-21 | 1996-09-23 | Lg Semicon Co Ltd | Tft (thin film transistor )and the method of manufacturing the same |
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-
1992
- 1992-05-08 JP JP04143306A patent/JP3144056B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-05 US US08/057,747 patent/US5300446A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5300446A (en) | 1994-04-05 |
| JP3144056B2 (ja) | 2001-03-07 |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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