CN111710723A - 横向双扩散晶体管及其制造方法 - Google Patents
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Abstract
公开了一种横向双扩散晶体管及其制造方法，该横向双扩散晶体管包括衬底；漂移区，位于衬底顶部；漏区和体区，分别位于漂移区顶部的相对两侧；源区和体接触区，均位于体区内部，且相互邻接；以及介质层和场板层，依次层叠在漂移区的表面；体区部分向漏区所在的方向延伸，形成至少一个体区延伸区，体区延伸区和与之邻接的漂移区呈交叉指状分布；体区顶部远离漏区的一侧形成有至少一个凹槽，且源区和体接触区位于体区内具有凹槽的一侧，源区位于体区顶部且位于体接触区上方。该横向双扩散晶体管交叉指状的体区及体接触区的存在，不仅增加了器件的沟道密度，而且增大了体接触区的引出面积，从而减小了导通电阻和体区电阻，有效防止寄生的NPN误开启。
Description
技术领域
本发明涉及半导体技术领域，具体地，涉及一种横向双扩散晶体管及其制造方法。
背景技术
横向双扩散MOS(Lateral Double-Diffused MOSFET，LDMOS)晶体管作为功率场效应晶体管的一种，具有工艺兼容、热稳定性和频率稳定性好、增益高、反馈电容和热阻低、以及输入阻抗恒定等优良特性，因此得到了广泛应用。在LDMOS的应用中，要求在满足源漏击穿电压BV-dss高的前提下，尽可能降低器件的源漏导通电阻Rdson，但是源漏击穿电压与导通电阻的优化要求确是矛盾的，所以降低导通电阻同时提升击穿电压较为困难。
LDMOS器件通常应用在大电流，大电压的情况下，在器件导通时，有较大的空穴电流由体区流经至体接触区，体区的电位会被抬起，由此会可能导致寄生的NPN(N+源端-P型体区-N型漂移区)误开启，器件出现功能失效。器件的工作电流越大，寄生的NPN越容易被误开启，所以，目前LDMOS在大电流大电压的情况下使用经常会出现失效的情况。
发明内容
鉴于上述问题，本发明的目的在于提供一种优化的横向双扩散晶体管及其制造方法，通过使体区向漏区所在的方向形成相应的延伸区，并且在体接触区上形成凹槽，在凹槽一侧形成源区，再通过凹槽在源区下方注入形成体接触区，从而拓宽体区和体接触区的面积，增大体接触区的引出面积，减小体区内由于空穴电流引起的电阻，防止NPN的误开启，以提高器件的防护性能。
根据本发明的第一方面，提供一种横向双扩散晶体管，包括：
衬底；
漂移区，位于所述衬底顶部；
漏区和体区，分别位于所述漂移区顶部的相对两侧；
源区和体接触区，均位于所述体区内部，且相互邻接；以及
介质层和场板层，依次层叠在所述漂移区的表面；
其中，所述体区部分向所述漏区所在的方向延伸，形成至少一个体区延伸区，所述体区延伸区和与之邻接的所述漂移区呈交叉指状分布；
所述体区顶部远离所述漏区的一侧形成有至少一个凹槽，且所述源区和所述体接触区位于所述体区内具有凹槽的一侧，所述源区位于所述体区顶部且位于所述体接触区上方，部分覆盖所述体接触区。
可选地，所述凹槽从所述体区顶部到达所述体接触区，所述凹槽底部为所述体接触区的暴露表面。
可选地，所述凹槽部分从所述体区的远离所述漏区的一侧向所述漏区延伸。
可选地，所述源区与所述体区沿相同方向延伸，形成至少一个源区延伸区，所述源区延伸区位于所述体区延伸区内部，且一一对应。
可选地，所述凹槽与所述源区沿相同方向延伸，延伸入所述源区接触区。
可选地，多个所述源区延伸区对应多个所述凹槽，多个所述凹槽相互连通。
可选地，所述体区朝向所述漏区的一侧呈方波状，所述源区朝向所述漏区的一侧呈方波状，所述体接触区朝向所述漏区一侧的边缘的形状跟随所述源区朝向所述漏区一侧的边缘的形状。
可选地，所述体区和所述体接触区为第一类型掺杂，所述源区、所述漏区和所述漂移区为第二类型掺杂。
根据本发明的第二方面，提供一种横向双扩散晶体管的制造方法，包括：
提供衬底；
在所述衬底顶部形成漂移区和体区；
在所述漂移区表面形成介质层和场板层；
刻蚀所述体区，在所述体区顶部远离所述漂移区的一侧形成朝向漏区方向延伸的至少一个凹槽；
在所述衬底中形成漏区；
在所述体区中具有凹槽的一侧形成体接触区；以及
在所述体接触区上方形成源区；
其中，所述体区部分向所述漏区所在的方向延伸，形成至少一个体区延伸区，所述体区延伸区和与之邻接的所述漂移区呈交叉指状分布；
所述体区顶部远离所述漏区的一侧形成有至少一个凹槽，且所述源区和所述体接触区位于所述体区内具有凹槽的一侧，所述源区位于所述体区顶部且位于所述体接触区上方，部分覆盖所述体接触区。
可选地，所述凹槽从所述体区顶部到达所述体接触区，所述凹槽底部为所述体接触区的暴露表面，且所述凹槽部分从所述体区的远离所述漏区的一侧向所述漏区延伸。
可选地，所述体接触区通过所述体区上的所述凹槽经离子注入形成。
本发明提供的横向双扩散晶体管及其制造方法，将体区向漏区所在的方向进行了延伸，形成了相应的延伸区域，而且在体区远离漏区的一侧形成凹槽，在凹槽所在的位置形成源区，并在源区下方，经由凹槽注入形成体接触区，交叉指状的体区和位于源区下方的体接触区使得在器件导通状态下，一方面增加了器件的沟道密度，使得器件沟道电阻减小，从而减小了导通电阻，另一方面，在不增加器件宽度的条件下有效扩展了源区和体接触区的有效引出面积，降低了体区中形成的电阻，防止寄生的NPN的误开启，提高了器件的自防护能力，器件可靠性提升。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据本发明第一实施例的横向双扩散晶体管的立体结构示意图；
图2示出根据本发明第一实施例的横向双扩散晶体管的俯视图；
图3示出传统横向双扩散晶体管的立体结构示意图；
图4a-图4h示出本发明第一实施例的横向双扩散晶体管的制造方法的各个阶段的结构示意图；
图5示出根据本发明第二实施例的横向双扩散晶体管的立体结构示意图；
图6示出根据本发明第三实施例的横向双扩散晶体管的立体结构示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。
除非在下文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体、电极层可以由导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出根据本发明第一实施例的横向双扩散晶体管的立体结构示意图；图2示出根据本发明第一实施例的横向双扩散晶体管的俯视图。
如图1所示，示出根据本发明第一实施例的横向双扩散晶体管的结构示意图。该横向双扩散晶体管包括衬底201、形成于半导体衬底201内的位于顶部的漂移区202、分别形成于漂移区202顶部相对两侧的体区203和漏区204，以及位于体区203中源区205和体接触区206，源区205和体接触区206相邻接。本实施例中，源区205、漏区204和漂移区202均为N型掺杂区，体区203和体接触区206均为P型掺杂区。
该LDMOS器件还包括：位于漂移区202表面的介质层210，在介质层210上形成有场板层209。漏区204引出接线形成器件的漏极端D，源区205和体接触区206引出接线形成器件的源极端S，场板层209表面接栅极金属，引出栅极端G。
在本实施例中，体区203向漏区204所在的方向形成至少一个延伸区，源区205和体接触区206也向漏区204所在的方向形成延伸区。具体地，参见图2，体区203部分向漏区204所在的方向延伸，形成至少一个体区延伸区2031，体区延伸区2031和与之邻接的漂移区202呈交叉指状分布，本实施例中，例如形成有两个体区延伸区2031。并且，在本实施例中，体区203顶部远离漏区204的一侧形成有至少一个凹槽2032，且源区205和体接触区位206于体区203内具有凹槽2032的一侧。源区205位于体区203顶部且位于体接触区206上方，部分覆盖体接触区206。凹槽2032从体区203顶部到达体接触区206，凹槽2032底部为体接触区206的暴露表面。参见图1，体区203远离漏区204一侧的顶部形成有两个凹槽2032，该凹槽2032的底部为体接触区206的暴露表面，侧壁为体接触区206和源区205的暴露表面。源区205位于体接触区206的上方。进一步地，凹槽2032从体区203的远离漏区204的一侧向漏区204延伸。
结合图2，本实施例中，体接触区206位于体区203内远离漏区204的一侧，且体接触区206部分向漏区204所在的方向延伸，形成体接触区延伸区2061。体接触区延伸区2061跟随体区延伸区2031的形状，且体接触区延伸区2061位于体区延伸区2031内部。同理，位于体接触区206上方的源区205也具有沿相同方向延伸的源区延伸区2051，源区延伸区2051位于体区延伸区2031内，与体区延伸区2031的形状一致。由于源区205位于体接触区206上方，所以在俯视图中，源区延伸区2051遮挡了体接触区延伸区2061。源区延伸区2051、体接触区延伸区2061和体区延伸区2031一一对应。
进一步地，凹槽2032的延伸方向与源区205的延伸方向相同，凹槽2032延伸入源区延伸区2051内，多个源区延伸区2051与多个凹槽2032相互对应。
如图1和图2，本实施例中形成有两个体区延伸区2031和两个源区延伸区2051，源区延伸区2051位于体区延伸区2031内部，二者的形状大致相同，即源区205向漏区204所在的方向延伸形成至少一个指状的源区延伸区2051。体区203朝向漏区204的一侧呈方波状，源区205朝向漏区204的一侧呈方波状，体区203及其体区延伸区2031的俯视图中朝向漏区204的一边呈方波状，包括两个体区延伸区2031；对应地，源区205及其源区延伸区2051在俯视图中，朝向漏区204的一侧呈方波状，包括两个源区延伸区2051，且该源区延伸区2051的宽度和深度明显小于体区延伸区2031。
本实施例中，凹槽2032的延伸方向与体区203的延伸方向相同，且凹槽2032所在的位置与体区延伸区2031所在的位置对应。体区延伸区2031、源区延伸区2051和体接触区延伸区2061的存在，使得体区203、源区205和体接触区206的面积均扩大了，折叠状的体区203使得沟道密度增大，器件的沟道电阻减小，从而可以减小器件的导通电阻，提升了器件的性能；另外还可以在不增加器件宽度的情况下有效扩展源区205和体接触区206的有效引出面积，优化器件性能。另外，凹槽2032的存在，使得体接触区206和源区205的引出面积增大，大大降低了空穴电流在体区203内的流通路径，从而降低体区203和源区205的降压，能有效地降低空穴电流造成的电阻，降低体区203的电位，可以有效地防止大电流工作情况下寄生的NPN误开启，提高器件的防护能力。而且沟道电阻也不会因为体接触区206的拓展而受到影响，所以，器件的整体性能得到改善，防护能力增强，可靠性提高。
在本申请的实施例中，介质层210位于漂移区202的表面上，且包括位于漂移区202表面的场氧化层207和与场氧化层207邻接的覆盖体区203的栅氧化层208。栅氧化层208覆盖体区203，且栅氧化层208朝向源区205的一侧与源区205相邻接。场氧化层207直接形成于漂移区202上方，栅氧化层208覆盖了部分漂移区202和部分体区203，且栅氧化层208刚好覆盖了体区203的裸露表面。所以，栅氧化层208的靠近源区205一侧的边缘的形状与源区205朝向漏区204一侧的边缘的形状相匹配，也是方波状的。场氧化层207的厚度大于栅氧化层208的厚度，而场板层209覆盖介质层201，所以场板层209的形状跟随介质层201的形状，场板层209在介质层210上呈现台阶状。且场板层209朝向源区205一侧的边缘的形状也为方波状。参见图2，可以看出，场板层209和栅氧化层208朝向源区205一侧的边缘的形状刚好与源区205的边缘形状相匹配，栅氧化层208与源区205邻接。在图2中，由于场板层209覆盖了下方的体区203，所以体区203在俯视图中应该是看不到的，但是为了更为清楚地描述体区203的形状，图中将场板层209透明化，以显示下方的体区203的形状。介质层210为氧化层，场板层209为栅导电材料，例如是多晶硅。折叠状的介质层210和场板层209的设置，使得器件的耐压增加，即器件击穿电压增大，而导通电阻不受影响，使得器件的性能得到提升，器件可靠性增强。
图3示出传统横向双扩散晶体管的立体结构示意图。如图3所示，在传统NLDMOS工艺中，衬底101顶部形成有漂移区102，漂移区102的顶部两侧分别形成有N+漏区104和P型体区103，在P型体区103中又形成有N+源区105和P+体接触区106，N+源区105和P+体接触区106相互邻接，都是通过注入工艺形成在体区103中。N+漏区104引出接线形成器件的漏极端D，源区105引出接线形成器件的源极端S。漂移区102的表面上形成介质层110，场板层109搭在介质层110上，场板层109与介质层110的形状基本一致，场板层109表面接栅极金属，引出栅极端G。具体地，介质层110包括位于漂移区102表面的场氧化，107和与之邻接的栅氧化层108，栅氧化层108部分覆盖体区103的表面，且与N+源区105相邻。
图3示出的LDMOS中，N型的源区105与P型的体接触区106均以较为规则的形状注入到体区103中，例如图中示出的长条状。由于该LDMOS器件工作在大电流，大电压环境下，当器件导通时，会有较大的空穴电流由提取103流经至体接触区106，体区103的电位会被抬起，由此会可能导致器件的寄生的NPN(N+源端-P型体区-N型漂移区)误开启，器件功能失效，所以传统LDMOS的自防护能力较差，在大电流大电压的工作环境下容易出现失效的问题。
本实施例的LDMOS器件相比于传统的器件，由于交叉指状的体区的存在，以及位于源区下方的体接触区的存在，不仅增加了器件的沟道密度，而且大大增大了体接触区的引出面积，从而减小了导通电阻和体区电阻，有效地防止寄生的NPN误开启，提高器件的自防护能力。
图4a-图4h示出本发明第一实施例的横向双扩散晶体管的制造方法的各个阶段的结构示意图，以下结合图4a-图4h介绍传统晶体管制造工艺。
在步骤S101中，提供衬底，在衬底顶部形成漂移区和体区。
如图4a所示，在半导体衬底201的顶部形成漂移区202，通过注入或外延生长形成漂移区202，漂移区202例如为N型掺杂区。然后在漂移区202顶部的一侧注入形成体区203，该步骤采用常规工艺完成。结合图3，体区203向对面侧延伸形成体区延伸区2031。
在步骤S102中，在漂移区表面形成介质层和场板层。
如图4b所示，在漂移区202表面上沉积一层氧化层，衬底201例如是硅衬底，而氧化层例如是氧化硅。然后在氧化层表面沉积一层硬掩模，未被硬掩模覆盖的氧化层在一定条件下反应，生成场氧化层，例如，在高温下，反应生成二氧化硅。经过刻蚀去除未反应的部分氧化层，得到场氧化层207。然后再在漂移区202表面上沉积氧化层，进过刻蚀得到栅氧化层208，将栅氧化层208靠近体区203一侧的边缘刻蚀为方波状。栅氧化层208的厚度小于场氧化层207的厚度，形成阶梯状的介质层210。
如图4c所示，在介质层210上方沉积多晶硅层，经过刻蚀得到阶梯状的场板层209，场板层209覆盖介质层210，其靠近体区203一侧的边缘形状与栅氧化层208的边缘形状相同。
在步骤S103中，刻蚀体区，在体区顶部远离漂移区的一侧形成朝向漏区方向延伸的至少一个凹槽。
如图4d所示，在体区203远离漂移区202一侧的顶部从体区203表面刻蚀，形成具有一定深度的凹槽2032，该凹槽2032的深度小于体区203在衬底201内的深度。
在本实施例中，例如有两个凹槽2032，两个凹槽2032相互连通，通过两个凹槽2032之间的通道2033相互连通，该通道2033在垂直方向的深度与凹槽2032的深度相同。当连通时，可以理解为只有一个凹槽，该凹槽贯穿体区203的相对的两个面，凹槽对应体区延伸区2031的部分(即凹槽2032)的横向深度为第一深度，凹槽对应体区延伸区2031两侧的体区203的部分(即通道2033)的横向深度为第二深度，第一深度大于第二深度。如图4d，由凹槽2032和通道2033两部分构成一个大的不规则凹槽，贯穿了体区203的两个相对表面，该两个相对表面所在的方向例如是与体区203延伸的方向相互垂直的方向。在体区延伸区2031侧部的凹槽2032的横向刻蚀深度大于体区延伸区2031两侧的体区203对应部分的通道2033的横向刻蚀深度。当然，这里仅是示出了器件的一部分，可以想到，在器件的远离漏区的一侧，还具有另一半与图1和图2示出的结构相对称的另一半结构。
在步骤S104中，在衬底中形成漏区。如图4e所示，在场板层上方设置掩模板，注入形成漏区204。
在步骤S105中，在体区中具有凹槽的一侧形成体接触区，在体接触区上方形成源区。
接着，如图4f所示，在场板层上方设置掩模板，通过凹槽2032在源区205下方注入形成体接触区206，例如采用斜角注入工艺，即设置好掩模板后，采用一定的倾斜角度进行注入，在体区203内形成体接触区206。体接触区206的注入深度大于凹槽2032的深度，所以凹槽2032底面为体接触区206的暴露表面。体接触区206朝向场板层209一侧的边缘的形状与场板层209远离漏区204一侧的边缘的形状相匹配。
接着，如图4g所示，在体接触区206中注入形成源区205，源区205位于体接触区206的上部，源区205的深度小于凹槽2032的深度。源区205的形状跟随体接触区206。
接着，如图4h所示，漏区204引出接线形成器件的漏极端D，源区205和体接触区206引出接线形成器件的源极端S，场板层209表面接栅极金属，引出栅极端G。
从而完成本实施例的LDMOS的制造，该LDMOS由于在体区203上刻蚀形成了凹槽，然后进行体接触区206和源区205的注入，使得体接触区206和源区205的引出面积增大，降低了空穴电流形成的电阻，从而降低了体区203的压降，避免了寄生的NPN误开启。另外，折叠状的体区203和源区205使得沟道密度增大，降低了导通电阻，提高了器件的可靠性。
图5示出根据本发明第二实施例的横向双扩散晶体管的立体结构示意图。
本发明第二实施例的LDMOS的结构与第一实施例基本相同，不同之处在于，本实施例中，场氧化层307向源区305所在的方向形成了延伸区，即场氧化层307朝向源区305一侧的形状与栅氧化层308朝向源区305一侧的形状一致，场板层309跟随介质层310的形状。栅氧化层308上方的场板层309朝向源区305的一侧的形状与源区305的形状相匹配，场氧化层307上方的场板层309朝向源区305一侧的形状与栅氧化层308上方的场板层309朝向源区305一侧的形状一致。即阶梯状的场板层309的两个阶梯均形成向源区305方向的延伸区。该场板层的存在使得器件的耐压得到提升，相比现有的LDMOS晶体管，在相同导通电阻下，击穿电压更大，器件性能得到提升。
图6示出根据本发明第三实施例的横向双扩散晶体管的立体结构示意图。
本发明第二实施例的LDMOS的结构与第二实施例基本相同，不同之处在于，本实施例中，场氧化层407和位于其上方的场板层409朝向漏区405的一侧形成有凹口。即在图5示出的LDMOS结构的基础上，场氧化层407在朝向漏区404一侧形成有凹槽，其上的场板层409跟随场氧化层407的形状。该凹槽或凹口的位置与场板层409向源区405所在方向延伸的延伸区的位置相对应。本实施例的设置，使得LDMOS器件的电流密度更加均匀，相比现有的LDMOS晶体管，在相同导通电阻下，击穿电压更大，器件性能得到提升。
本发明中以NLDMOS(N型漂移区为N型半导体)为例进行了说明，但该制造方法对于PLDMOS也同样适用。而且对于其他的场氧化层的制备工艺也同样适用。
综上，采用本发明实施例的横向双扩散晶体管及其制造方法，将体区和体接触区均向漏区所在的方向进行了延伸，形成了相应的延伸区域，使得在器件导通状态下，一方面增加了器件的沟道密度，使得器件沟道电阻减小，从而减小了导通电阻，另一方面，凹槽2032的设置，使得在不增加器件宽度的条件下有效扩展了源区和体接触区的有效引出面积，降低了体区中形成的电阻，防止寄生的NPN的误开启，提高了器件的自防护能力，器件可靠性提升。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (11)
1.一种横向双扩散晶体管，其特征在于，包括：
衬底；
漂移区，位于所述衬底顶部；
漏区和体区，分别位于所述漂移区顶部的相对两侧；
源区和体接触区，均位于所述体区内部，且相互邻接；以及
介质层和场板层，依次层叠在所述漂移区的表面；
其中，所述体区部分向所述漏区所在的方向延伸，形成至少一个体区延伸区，所述体区延伸区和与之邻接的所述漂移区呈交叉指状分布；
所述体区顶部远离所述漏区的一侧形成有至少一个凹槽，且所述源区和所述体接触区位于所述体区内具有凹槽的一侧，所述源区位于所述体区顶部且位于所述体接触区上方，部分覆盖所述体接触区。
2.根据权利要求1所述的横向双扩散晶体管，其特征在于，所述凹槽从所述体区顶部到达所述体接触区，所述凹槽底部为所述体接触区的暴露表面。
3.根据权利要求1所述的横向双扩散晶体管，其特征在于，所述凹槽部分从所述体区的远离所述漏区的一侧向所述漏区延伸。
4.根据权利要求1所述的横向双扩散晶体管，其特征在于，所述源区与所述体区沿相同方向延伸，形成至少一个源区延伸区，所述源区延伸区位于所述体区延伸区内部，且一一对应。
5.根据权利要求4所述的横向双扩散晶体管，其特征在于，所述凹槽与所述源区沿相同方向延伸，延伸入所述源区接触区。
6.根据权利要求5所述的横向双扩散晶体管，其特征在于，多个所述源区延伸区对应多个所述凹槽，多个所述凹槽相互连通。
7.根据权利要求4所述的横向双扩散晶体管，其特征在于，所述体区朝向所述漏区的一侧呈方波状，所述源区朝向所述漏区的一侧呈方波状，所述体接触区朝向所述漏区一侧的边缘的形状跟随所述源区朝向所述漏区一侧的边缘的形状。
8.根据权利要求1-7任一项所述的横向双扩散晶体管，其特征在于，所述体区和所述体接触区为第一类型掺杂，所述源区、所述漏区和所述漂移区为第二类型掺杂。
9.一种横向双扩散晶体管的制造方法，其特征在于，包括：
提供衬底；
在所述衬底顶部形成漂移区和体区；
在所述漂移区表面形成介质层和场板层；
刻蚀所述体区，在所述体区顶部远离所述漂移区的一侧形成朝向漏区方向延伸的至少一个凹槽；
在所述衬底中形成漏区；
在所述体区中具有凹槽的一侧形成体接触区；以及
在所述体接触区上方形成源区；
其中，所述体区部分向所述漏区所在的方向延伸，形成至少一个体区延伸区，所述体区延伸区和与之邻接的所述漂移区呈交叉指状分布；
所述体区顶部远离所述漏区的一侧形成有至少一个凹槽，且所述源区和所述体接触区位于所述体区内具有凹槽的一侧，所述源区位于所述体区顶部且位于所述体接触区上方，部分覆盖所述体接触区。
10.根据权利要求9所述的横向双扩散晶体管的制造方法，其特征在于，所述凹槽从所述体区顶部到达所述体接触区，所述凹槽底部为所述体接触区的暴露表面，且所述凹槽部分从所述体区的远离所述漏区的一侧向所述漏区延伸。
11.根据权利要求9所述的横向双扩散晶体管的制造方法，其特征在于，所述体接触区通过所述体区上的所述凹槽经离子注入形成。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113990864A (zh) * | 2021-12-28 | 2022-01-28 | 广州粤芯半导体技术有限公司 | 半导体器件的终端结构版图 |
| CN115020478A (zh) * | 2022-08-08 | 2022-09-06 | 北京芯可鉴科技有限公司 | 横向双扩散场效应晶体管、制作方法、芯片及电路 |
| CN115528117A (zh) * | 2022-11-16 | 2022-12-27 | 北京智芯微电子科技有限公司 | 横向双扩散场效应晶体管、制作方法、芯片及电路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69415987D1 (de) * | 1994-11-08 | 1999-02-25 | St Microelectronics Srl | Integrierte Anordnung mit einer Struktur zum Schutz gegen hohe elektrische Felder |
| KR20030070264A (ko) * | 2002-02-23 | 2003-08-30 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| TW201225291A (en) * | 2010-12-09 | 2012-06-16 | Richtek Technology Corp | High voltage device and manufacturing method thereof |
| CN103515443A (zh) * | 2013-09-16 | 2014-01-15 | 电子科技大学 | 一种超结功率器件及其制造方法 |
| US20160155797A1 (en) * | 2014-11-27 | 2016-06-02 | Globalfoundries Singapore Pte. Ltd. | High voltage device with low rdson |
| CN108054202A (zh) * | 2015-02-13 | 2018-05-18 | 杰华特微电子（杭州）有限公司 | 一种半导体结构及其形成方法 |
-
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- 2020-07-16 CN CN202010685901.4A patent/CN111710723B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69415987D1 (de) * | 1994-11-08 | 1999-02-25 | St Microelectronics Srl | Integrierte Anordnung mit einer Struktur zum Schutz gegen hohe elektrische Felder |
| KR20030070264A (ko) * | 2002-02-23 | 2003-08-30 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| TW201225291A (en) * | 2010-12-09 | 2012-06-16 | Richtek Technology Corp | High voltage device and manufacturing method thereof |
| CN103515443A (zh) * | 2013-09-16 | 2014-01-15 | 电子科技大学 | 一种超结功率器件及其制造方法 |
| US20160155797A1 (en) * | 2014-11-27 | 2016-06-02 | Globalfoundries Singapore Pte. Ltd. | High voltage device with low rdson |
| CN108054202A (zh) * | 2015-02-13 | 2018-05-18 | 杰华特微电子（杭州）有限公司 | 一种半导体结构及其形成方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113990864A (zh) * | 2021-12-28 | 2022-01-28 | 广州粤芯半导体技术有限公司 | 半导体器件的终端结构版图 |
| CN113990864B (zh) * | 2021-12-28 | 2022-03-18 | 广州粤芯半导体技术有限公司 | 半导体器件的终端结构版图 |
| CN115020478A (zh) * | 2022-08-08 | 2022-09-06 | 北京芯可鉴科技有限公司 | 横向双扩散场效应晶体管、制作方法、芯片及电路 |
| CN115020478B (zh) * | 2022-08-08 | 2022-10-04 | 北京芯可鉴科技有限公司 | 横向双扩散场效应晶体管、制作方法、芯片及电路 |
| CN115528117A (zh) * | 2022-11-16 | 2022-12-27 | 北京智芯微电子科技有限公司 | 横向双扩散场效应晶体管、制作方法、芯片及电路 |
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