CN102738215B - 横向双扩散金属氧化物半导体场效应晶体管及其制造方法 - Google Patents

横向双扩散金属氧化物半导体场效应晶体管及其制造方法 Download PDF

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Abstract

提出了一种具有凹陷的源电极接触的横向DMOS及形成横向DMOS的方法。根据本发明实施例的横向DMOS包括凹陷的源电极接触，其中该凹陷的源电极接触包括凹陷部分，所述凹陷部分纵向延伸穿过横向DMOS的源区并与其体区接触，并且所述凹陷部分与所述源区和所述体区电气耦接。根据本发明实施例的横向DMOS不仅具有较小的尺寸而且生产成本相对低。

Description

横向双扩散金属氧化物半导体场效应晶体管及其制造方法
相关引用
本发明要求2011 年 8 月 18 日在美国提交的第13/213,011 号专利申请的优先权和权益，并且在此包含了该申请的全部内容。
技术领域
本发明的实施例涉及半导体器件，尤其涉及横向双扩散金属氧化物半导体场效应晶体管。
背景技术
横向双扩散金属氧化物半导体场效应晶体管（LDMOS）广泛应用于各种集成电源管理电路中。通常，LDMOS在这些电源管理电路中作为功率晶体管不断地响应于控制信号而进行导通和关断的切换以实现功率转换。
图1A示出了一种LDMOS 100的纵向剖面示意图。如图1A所示，该LDMOS 100可以形成于P型半导体衬底101上。该LDMOS 100可以包括形成于半导体衬底101上中的N型漂移区102，形成于该N型漂移区102中的P型体区103，形成于该P型体区103中的源区104，形成于N型漂移区102中的漏区105，形成于源区104和漏区105之间的那部分N型漂移区之上的栅区106，以及分别与源区104、漏区105和栅区106分别耦接的源电极接触109、漏电极接触110和栅电极接触（图1A中未示出）。
源区104可以包括重掺杂的N型区（图1A中用N+区表示），漏区105也可以包括重掺杂的N型区（图1A中用N+区表示）。栅区106可以包括多晶硅层106A以及包裹多晶硅层106A的隔离层106B。栅区106可以覆盖源区104和体区103的一部分，还可以覆盖漏区105的一部分。
通常，LDMOS 100还可以进一步包括重掺杂的P型区107（图1A中示意为P+区）和/或掺杂浓度低于P+区107的另一P型区108（图1A中示意为DP区），其中，P+区107可以形成于所述源区104中，DP区     108可以形成于P+区107的下方。所述P+区107和 DP区      108的作用是作为体接触区耦接P型体区103与源电极接触109，以减小源区104下方的从源电极接触109到接近栅区106的源区104一端的体区103的电阻。这样，分别以N型漂移区102、P型体区103和源区104为集电极、基极和发射极形成的寄生NPN双极型晶体管的基区电阻减小，使得LDMOS 100不易被击穿，从而其稳固性增强。
形成LDMOS 100的方法及工艺步骤对本领域的技术人员来说是公知的，因而在此不作赘述。图1B示出了LDMOS 100的部分纵向截面示意图以凸显源区开孔112。源区开孔112在栅区106形成之后而形成，将体区103的一部分露出，以便接下来在露出的那部分体区103中形成源区104、P+区107和/或DP区108。如图1B所示出的源区开孔112由相邻的两个LDMOS 100的栅区106限定，并且由该相邻的两个LDMOS 100共用。源区开孔112的尺寸大小应该适当以便源区104、P+区107和/或DP区108以及源电极接触109可以很好地通过源区开孔112形成。由图1B的示意可见，源区开孔112具有横向宽度LS，并且LS可以通过式LS=LCT+2LCT-gate表示，其中LCT表示由相邻的两个LDMOS 100共用的源电极接触109的横向宽度，LCT-gate表示由源电极接触的一侧边缘ECT到栅区106的一侧边缘Egate之间的横向距离。
一般来说，源电极接触应该覆盖P+区107以及N+源区104的一部分。也就是说，源电极接触的宽度LCT必须足够大以便其能够同时覆盖P+区107以及N+源区104的一部分。其中，P+区107的宽度取决于形成N+源区104时所需光刻胶层的宽度，该光刻胶层用于在形成N+源区104的离子注入过程中将体区103的一部分覆盖住，该被覆盖的体区部分用于形成P+区107。然而，所述的形成N+源区104时所需光刻胶层的宽度不能小于制造工艺所允许的光刻胶最小宽度，否则该光刻胶层可能会变形甚至侧翻。这就意味着P+区107所能达到的最小宽度受制造工艺所允许的光刻胶最小宽度限制，从而导致源电极接触109的宽度LCT不可能做到很小。
另外，LCT-gate也应该足够大以避免源电极接触109和栅区106中的多晶硅层106A之间发生意外短接。LCT-gate可以用式LCT-gate=LCT-DP+LDP-gate表示，其中，LCT-DP表示源电极接触109的一侧边缘ECT到DP区108的一侧边缘EDP之间的横向距离，LDP-gate则表示DP区108的一侧边缘EDP到栅区106的一侧边缘Egate之间的横向距离。距离LDP-gate不能太小，因为DP区108的一侧边缘EDP到栅区106的一侧边缘Egate之间的最小距离必须保证DP区108不会对横向DMOS 100的沟道阈值造成影响。这也是导致LCT-gate不能做到很小的原因之一。
再者，在形成源区104、P+区107和/或DP区108以及源电极接触109的过程中，至少需要采用4层光刻胶层和掩模层，例如：第一光刻胶层和第一掩模层用于形成DP区108；第二光刻胶层和第二掩模层用于形成N+源区104；第三光刻胶层和第三掩模层用于形成P+区107；以及第四光刻胶层和第四掩模层用于形成源电极接触109。前述的距离LCT和LCT-gate直接或间接由所述的第一、第二、第三及第四光刻胶层和掩模层决定。然而对于每一层光刻胶层和掩模层还需考虑其对准的不精确性并为之预留出一定的距离。
因此，对于传统的横向DMOS 100，源区开孔112的横向宽度LS相对较大，从而导致横向DMOS 100的尺寸较大。另外，如前所述，形成源区104、P+区107和/或DP区108以及源电极接触109的过程中，至少需要采用4层光刻胶层和掩模层，源区开孔112的横向宽度LS由这些光刻胶层和掩模层确定，而且还要考虑每一层光刻胶层和掩模层对准的不精确性。因而，传统的横向DMOS 100的制造不仅复杂而且成本较高。
发明内容
针对现有技术中的一个或多个问题，本发明的实施例提供一种高压晶体管器件及其制造方法。
在本发明的一个方面，提出了一种半导体器件，包括：半导体层，具有第一导电类型；体区，位于所述半导体层中，具有与该第一导电类型相反的第二导电类型，并且具有第一掺杂浓度；源区，具有所述的第一导电类型，该源区形成于所述体区中；漏区，具有所述的第一导电类型，该漏区形成于所述半导体层中，与所述源区相分离；栅区，位于所述半导体层的位于所述源区和所述漏区之间的部分上；以及凹陷的源电极接触，包括凹陷部分，所述凹陷部分纵向延伸穿过所述源区并与所述体区接触，并且所述凹陷部分与所述源区和所述体区电气耦接。
根据本发明实施例的半导体器件，可以进一步包括：第一体接触区，位于所述凹陷的源电极接触下方并与所述凹陷的源电极接触相接触，该第一体接触区具有所述的第一导电类型并且具有第二掺杂浓度，其中所述的第二掺杂浓度高于所述的第一掺杂浓度。
根据本发明的实施例的半导体器件，可以进一步包括：第二体接触区，包络所述第一体接触区并与所述第一体接触区相接触，该第二体接触区具有所述的第一导电类型并且具有第三掺杂浓度，其中所述第三掺杂浓度高于所述第一掺杂浓度并且低于所述第二掺杂浓度。
根据本发明的实施例的半导体器件，可以进一步包括：第一硅化物层，形成于所述凹陷的源电极接触的所述凹陷部分的底面和侧壁上。
根据本发明实施例的半导体器件，可以进一步包括：具有所述第一导电类型的第一轻掺杂层，形成于所述体区中，与所述源区相邻并接触，并且该第一轻掺杂层延伸至所述栅区下。
根据本发明实施例的半导体器件，可以进一步包括：具有所述第一导电类型的第二轻掺杂层，形成于所述半导体层中，与所述漏区相邻并接触，并且该第二轻掺杂层延伸至所述栅区下。
根据本发明实施例的半导体器件，可以进一步包括：隔离侧墙，毗邻所述栅区的每一侧形成，其中所述凹陷的源电极接触的侧壁与所述隔离侧墙自对准。
根据本发明实施例的半导体器件，可以进一步包括：源电极接触凹陷，纵向穿过所述源区并与所述体区接触，所述源电极接触凹陷具有与所述体区接触的底面和横向自对准于所述隔离侧墙的侧壁；以及硅化物层，沿所述源电极接触凹陷的底面和侧壁形成；其中所述凹陷的源电极接触位于所述源电极接触凹陷中，并且所述凹陷的源电极接触的所述凹陷部分通过所述硅化物层与所述源区耦接。
在本发明的另一方面，提出了一种形成半导体器件的方法，包括：提供具有第一导电类型的半导体层的步骤；在所述半导体层上形成栅区的步骤，其中所述栅区形成后会形成源区开孔和漏区开孔，所述栅区将所述源区开孔和所述漏区开孔分隔开；在位于所述源区开孔下方的所述半导体层中形成体区的步骤，其中所述体区具有第二导电类型并具有第一掺杂浓度；通过所述源区开孔在所述体区中形成源区的步骤，其中所述源区具有所述第一导电类型；通过所述漏区开孔在位于所述漏区开孔下方的所述半导体层中形成漏区的步骤，其中所述漏区具有所述第一导电类型；以及形成凹陷的源电极接触的步骤，其中所述凹陷的源电极接触具有凹陷部分，该凹陷部分纵向延伸穿过所述源区并与所述体区接触，并且所述凹陷部分与所述源区和所述体区电气耦接。
据本发明实施例的形成半导体器件的方法，所述形成凹陷的源电极接触的步骤包括：形成包裹所述栅区的第二隔离层的步骤；形成源电极接触开孔的步骤，其中所述源电极接触开孔纵向延伸穿过所述源区直到露出所述体区；形成金属层的步骤，其中所述金属层覆盖所述第二隔离层并填充所述源电极接触开孔；以及刻蚀所述金属层形成所述凹陷的源电极接触的步骤。
据本发明实施例的形成半导体器件的方法，可以进一步包括：在形成所述金属层之前形成第一体接触区的步骤，其中所述形成第一体接触区的步骤包括：通过所述源电极接触开孔向所述体区中注入具有所述第二导电类型并具有第二掺杂浓度的离子以形成第一体接触区，所述第二掺杂浓度高于所述第一掺杂浓度。
据本发明实施例的形成半导体器件的方法，可以进一步包括：在形成所述第一体接触区之前形成第二体接触区的步骤，其中所述形成第二体接触区的步骤包括：通过所述源电极接触开孔向所述体区中注入具有所述第二导电类型并具有第三掺杂浓度的离子以形成第二体接触区，所述第三掺杂浓度高于所述第一掺杂浓度并且低于所述第二掺杂浓度。
据本发明实施例的形成半导体器件的方法，所述形成凹陷的源电极接触的步骤包括：形成包裹所述栅区的第二隔离层的步骤；在所述第二隔离层的每一侧形成隔离侧墙的步骤；以所述隔离侧墙作掩蔽纵向刻蚀所述源区直到露出所述体区以形成源电极开孔的步骤，其中所述源电极开孔的侧壁自对准于所述隔离侧墙的边缘；形成金属层的步骤，其中所述金属层覆盖所述第二隔离层并填充所述源电极接触开孔；以及刻蚀所述金属层形成所述凹陷的源电极接触的步骤。
据本发明实施例的形成半导体器件的方法，可以进一步包括：在形成所述金属层之前形成第一体接触区的步骤，其中所述形成第一体接触区的步骤包括：通过所述源电极接触开孔向所述体区中注入具有所述第二导电类型并具有第二掺杂浓度的离子以形成第一体接触区，所述第二掺杂浓度高于所述第一掺杂浓度。
据本发明实施例的形成半导体器件的方法，可以进一步包括：在形成所述第一体接触区之前形成第二体接触区的步骤，其中所述形成第二体接触区的步骤包括：通过所述源电极接触开孔向所述体区中注入具有所述第二导电类型并具有第三掺杂浓度的离子以形成第二体接触区，所述第三掺杂浓度高于所述第一掺杂浓度并且低于所述第二掺杂浓度。
据本发明实施例的形成半导体器件的方法，可以进一步包括：沿所述凹陷的源电极接触的所述凹陷部分的底面和侧壁形成硅化物层的步骤。
据本发明实施例的形成半导体器件的方法，所述形成凹陷的源电极接触的步骤包括：毗邻所述栅区的每一侧形成隔离侧墙的步骤；在所述源区中形成源电极接触凹陷的步骤，其中所述源电极凹陷纵向穿过所述源区直到露出所述体区，所述源电极接触凹陷具有与所述体区接触的底面和横向自对准于所述隔离侧墙的侧壁；沿所述源电极接触凹陷的底面和侧壁形成硅化物层的步骤；形成第二隔离层的步骤，其中所述第二隔离层覆盖所述栅区和所述隔离侧墙并填充所述源电极接触凹陷；在所述第二隔离层的位于所述源电极接触凹陷中的部分中形成源电极接触开孔的步骤，其中所述源电极接触开孔纵向穿过所述第二隔离层直到露出所述硅化物层；形成金属层的步骤，其中所述金属层覆盖所述第二隔离层并填充所述源电极接触开孔；以及刻蚀所述金属层形成所述凹陷的源电极接触的步骤。
据本发明实施例的形成半导体器件的方法，可以进一步包括：在形成所述硅化物层之前形成第一体接触区的步骤，其中所述形成第一体接触区的步骤包括：通过所述源电极接触凹陷向所述体区中注入具有所述第二导电类型并具有第二掺杂浓度的离子以形成第一体接触区，所述第二掺杂浓度高于所述第一掺杂浓度。
据本发明实施例的形成半导体器件的方法，可以进一步包括：在形成所述第一体接触区之前形成第二体接触区的步骤，其中所述形成第二体接触区的步骤包括：通过所述源电极接触凹陷向所述体区中注入具有所述第二导电类型并具有第三掺杂浓度的离子以形成第二体接触区，所述第三掺杂浓度高于所述第一掺杂浓度并且低于所述第二掺杂浓度。
利用上述方案，根据本发明实施例的半导体器件不仅具有较小的尺寸而且生产成本相对低。
附图说明
下面的附图有助于更好地理解接下来对本发明不同实施例的描述。这些附图并非按照实际的特征、尺寸及比例绘制，而是示意性地示出了本发明一些实施方式的主要特征。这些附图和实施方式以非限制性、非穷举性的方式提供了本发明的一些实施例。为简明起见，不同附图中具有相同功能的相同或类似的组件或结构采用相同的附图标记。
图1A示出了一种现有横向DMOS 100的纵向剖面示意图；
图1B示出了图1A中横向DMOS 100的一部分的纵向剖面视示意图，以更好地示意源区开孔；
图2A至图2F示出了根据本发明几个不同实施例的横向DMOS的纵向剖面示意图；
图2G示出了根据本发明实施例的横向DMOS的凸显源区开孔的纵向剖面示意图；
图3A至图3E示出了根据本发明一个实施例的形成横向DMOS的制造步骤的纵向剖面示意图；
图3C’示出了根据本发明一个实施例的用于形成横向DMOS的源区和漏区的变形实施步骤的纵向剖面示意图；
图3D’示出了根据本发明一个实施例的用于形成横向DMOS的源区开孔的变形实施步骤的纵向剖面示意图；
图4A至图4G示出了根据本发明另一个实施例的形成横向DMOS的制造步骤的纵向剖面示意图；
图5示出了根据本发明一个实施例的形成横向DMOS的方法的流程示意图。
具体实施方式
下面将详细说明本发明的一些实施例。在接下来的说明中，一些具体的细节，例如实施例中的具体电路结构和这些电路元件的具体参数，都用于对本发明的实施例提供更好的理解。本技术领域的技术人员可以理解，即使在缺少一些细节或者其他方法、元件、材料等结合的情况下，本发明的实施例也可以被实现。
在本发明的说明书及权利要求书中，若采用了诸如“左、右、内、外、前、后、上、下、顶、之上、底、之下”等一类的词，均只是为了便于描述，而不表示组件/结构的必然或永久的相对位置。本领域的技术人员应该理解这类词在合适的情况下是可以互换的，例如，以使得本发明的实施例可以在不同于本说明书描绘的方向下仍可以运作。此外，“耦接”一词意味着以直接或者间接的电气的或者非电气的方式连接。
图2A示出了根据本发明一个实施例的横向DMOS 200的纵向剖面示意图。该横向DMOS 200包括：半导体层201，具有第一导电类型（例如: 图2A中示意为N型）；体区202，具有与该第一导电类型相反的第二导电类型（例如: 图2A中示意为P型），该体区202形成于所述半导体层201中，并且具有第一掺杂浓度；源区203，具有所述的第一导电类型，该源区203位于所述体区202中并且具有重掺杂浓度（例如：图2A中以N+区表示）；漏区204，具有所述的第一导电类型，该漏区204形成于所述半导体层201中并具有重掺杂浓度（例如：图2A中以另一个N+区表示）；以及栅区205，形成于半导体层201的位于所述源区203和漏区204之间的部分之上。横向DMOS 200还进一步包括凹陷的源电极接触208，具有凹陷部分，该凹陷部分纵向延伸入源区203中并与体区202接触，其中，所述凹陷部分与所述源区203和体区202电气耦接。另外，与现有的横向DMOS 100类似，横向DMOS 200还可能进一步包括漏电极接触209以及栅电极接触（图2A中未示出）分别耦接所述的漏区204和栅区205。
图2A所示的横向DMOS 200仅仅是示例性的，并不用于对本发明进行限定。根据本发明的不同实施例，在与根据本发明实施例的横向DMOS 200的各方面特征以及其制造工艺相兼容的情况下，所述具有第一导电类型的半导体层201可能被提供并形成于其它层上（图2A中未示出）。例如，在一个实施例中，半导体层201被提供并形成于具有所述第二导电类型的半导体衬底上；在另一实施例中，半导体层201可能被提供并形成于具有所述第二导电类型的外延层上，该外延层形成于具有所述第二导电类型的半导体衬底上；在又一实施例中，半导体层201甚至可能被提供并形成于硅氧化物（SOI）层上，该硅氧化物层形成于具有所述第二导电类型的半导体衬底上。根据本发明的各实施例倾向于覆盖所有包括了半导体层201并在其上形成横向DMOS 200的等同实施方式和/或者变形实施方式。
根据本发明的一个实施例，凹陷的源电极接触208的所述凹陷部分延伸至所述体区202的深度可能比所述源区203延伸至所述体区202的深度更深。
根据本发明的一个实施例，所述源区203的一部分可能延伸至栅区205下。类似地，所述漏区204的一部分也可能延伸至栅区205下。
根据本发明的一个实施例，栅区205可以包括第一隔离层205A和栅导电层205B，所述栅导电层205B形成于所述第一隔离层205A之上。在一个实施例中，所述栅导电层205B可以包括掺杂的多晶硅，所述第一隔离层205A可以包括二氧化硅。在另外的实施例中，所述栅导电层205B可能包括与器件制造工艺相兼容的其它导电材料（例如：金属、其它半导体、半金属、和/或它们的组合物）。因此，这里的“多晶硅”意味着涵盖了硅及除硅以外的其它类似材料及其组合物。
根据本发明的一个实施例，如图2B所示，所述栅区205还可以进一步包括厚介电层205C（例如，厚场氧层），该厚介电层205C形成于所述半导体层201的一部分上，并且横向地将所述漏区204与所述栅导电层205B距所述漏区204最近的一侧隔离开，其中所述栅导电层205B可能有一部分延伸至所述厚介电层205C上。在一个实施例中，所述厚介电层205C也可以包括二氧化硅。
根据本发明的一个实施例，横向DMOS 200还可以进一步包括第一体接触区206，该第一体接触区206具有所述的第二导电类型，并且具有第二掺杂浓度（例如：图2A中用一个P- +区示意），该第一体接触区206位于所述凹陷的源电极接触208下方并与该源电极接触208相接触，其中，所述第二掺杂浓度高于所述第一掺杂浓度（所述体区202的掺杂浓度）。根据本发明的一个实施例，横向DMOS 200还可以进一步包括第二体接触区207，该第二体接触区207具有所述的第二导电类型，并且具有第三掺杂浓度（例如：图2A中用一个DP区示意），该第二体接触区207包络所述的第一体接触区206并且与所述第一体接触区206相接触，其中，所述第三掺杂浓度高于所述第一掺杂浓度并且低于所述第二掺杂浓度。在一个示例性的实施例中，所述第二掺杂浓度至少是所述第一掺杂浓度的100倍，而所述第三掺杂浓度至少是所述第一掺杂浓度的10倍。
根据本发明的一个实施例，横向DMOS 200还可以进一步包括第二隔离层210，如图2A所示，该第二隔离层210包裹所述栅区205。所述第二隔离层210主要用于防止所述凹陷的源电极接触208与所述栅区205之间短路、以及所述漏电极接触209与所述栅区205之间短路。在一个实施例中，所述第二隔离层210可以包括二氧化硅。在另外的实施例中，所述第二隔离层210可以包括其它与本发明器件制造工艺兼容的介电材料。
根据本发明的一个实施例，横向DMOS 200还可以进一步包括硅化物层211，如图2C所示，该硅化物层211用于改善所述凹陷的源电极接触208与所述源区203、所述第一体接触区206和/或所述第二体接触区207之间的接触性能。在一个实施例中，所述硅化物层211形成于所述第一体接触区206之上并且形成于所述凹陷的源电极接触208的所述凹陷部分的侧壁上（如图2C所示）。在另外的实施例中，DMOS 200可能不包括所述第一体接触区206，则所述的硅化物层211可能形成于所述第二体接触区207之上并且形成于所述凹陷的源电极接触208的所述凹陷部分的侧壁上（图2C中未示出）。也就是说，根据本发明的实施例，所述硅化物层211可以形成于所述凹陷的源电极接触208的所述凹陷部分的底面和侧壁上。在一个实施例中，所述硅化物层211可以包括钛硅化物或者钴硅化物自对准硅化物层。
根据本发明的一个实施例，如图2D所示，所述源区203可能并不延伸至所述栅区205下。在这种情况下，横向DMOS 200还可以进一步包括具有所述第一导电类型的第一轻掺杂层212A（例如：图2D中示意为NLDD层），该第一轻掺杂层212A形成于所述体区204中，与所述源区203相邻并接触。该第一轻掺杂层212A可能延伸至栅区205下。类似地，根据本发明的一个实施例，所述漏区204也可能并不延伸至所述栅区205下，这时，横向DMOS 200还可以进一步包括具有所述第一导电类型的第二轻掺杂层212B（例如：图2D中示意为NLDD层），该第二轻掺杂层212B形成于所述半导体层201中，与所述漏区204相邻并接触。该第二轻掺杂层212B可能延伸至栅区205下。
根据本发明的一个实施例，如图2E和图2F所示，横向DMOS 200还可以进一步包括隔离侧墙215，毗邻所述栅区205的每一侧而形成。隔离侧墙215可以用于制造源电极接触208凹陷部分的自对准刻蚀。例如：可以采用隔离侧墙215为掩蔽，在源区203中纵向地进行源电极接触凹陷208R的自对准刻蚀，其中所述源电极接触凹陷208R的侧壁至少基本上与所述隔离侧墙215自对准。
根据本发明的一个示例性的实施例，如图2E所示，隔离侧墙215可能是在所述第二隔离层210形成之后才形成。在这种情况下，隔离侧墙215毗邻所述第二隔离层210的每一侧而形成，仍用于源电极接触凹陷208R的自对准刻蚀，凹陷的源电极接触208的凹陷部分可以直接形成于源电极接触凹陷208R中并且与所述源区203、所述第一体接触区206和/或所述第二体接触区相接触。
根据本发明的又一个示例性的实施例，如图2F所示，隔离侧墙215可能是在所述第二隔离层210形成之前而形成。在这种情况下，隔离侧墙215毗邻所述栅区205的每一侧而形成，仍用于源电极接触凹陷208R的自对准刻蚀，只是在所述第二隔离层210形成后，隔离侧墙215及源电极接触凹陷208R将被所述第二隔离层210覆盖。根据这一示例性的实施方式，可以在所述第二隔离层210的位于源电极接触凹陷208R中的部分形成源电极接触开孔，这样，凹陷的源电极接触208的凹陷部分将形成于所述的源电极接触开孔中，并且可以通过硅化物层211与所述源区203、所述第一体接触区206和/或所述第二体接触区207相接触。
根据本发明的一个实施例，所述隔离侧墙215可能由刻蚀特性不同于所述栅区205、所述第二隔离层210、所述源区203和所述体区202的材料形成，从而通过各向异性刻蚀形成所述隔离侧墙215。例如，在一个实施例中，隔离侧墙215可以由比所述栅区205和所述第二隔离层210易于刻蚀并且比所述源区203和所述体区202难刻蚀的材料形成。在另外的实施例中，隔离侧墙215可以由所需刻蚀剂不同于所述栅区205、所述第二隔离层210、所述源区203和所述体区202所需刻蚀剂的材料形成。在另外的实施例中，如果所述隔离侧墙215是在所述第二隔离层210形成之前形成的，可以在所述栅区205外形成很薄的保护层，用于在形成所述隔离侧墙215的过程中防止所述栅区205被刻蚀损坏。
根据本发明的一个实施例，仍参考图2F，横向DMOS 200可以进一步包括形成于所述栅区205上的第二硅化物层216，用于改善所述栅电极接触与所述栅区205之间的接触性能。根据本发明的一个实施例，仍参考图2F，横向DMOS 200还可以进一步包括形成于所述漏区204上的第三硅化物层217，用于改善所述漏电极接触209与所述漏区204之间的接触性能。
图2G示出了根据本发明各实施例的横向DMOS 200的一部分的纵向剖面示意图，以凸显源区开孔213。源区开孔213一般在所述栅区205形成之后形成，源区开孔213用于将体区202的一部分露出，以便接下来在该露出的体区部分中形成前述的源区203、第一体接触区206和/或第二体接触区207。根据本发明的一个实施例，可以采用通过所述源区开孔213向体区202中注入具有所述第一导电类型的高掺杂浓度离子来形成源区203。接下来，在一个实施例中，将形成所述第二隔离层210以及源电极接触开孔214，其中所述源电极开孔214可以通过光刻胶层和掩膜层定义，并且所述源电极开孔214纵向穿透所述第二隔离层210和所述源区203以接触所述体区202。在另外的实施例中，所述源区开孔214可能并不通过光刻胶层和掩膜层定义，在这种情况下，所述的隔离侧墙215将被形成，所述源区开孔214可以在隔离侧墙215的掩蔽下基本自对准于隔离侧墙215的边缘而穿透所述第二隔离层210和所述源区203以接触所述体区202。根据本发明的一个实施例，接下来将采用通过所述源电极接触开孔214向体区202中注入具有所述第二导电类型的离子来形成所述的第二体接触区207，之后可以通过所述源电极接触开孔214向第二体接触区207中注入具有所述第二导电类型的离子来形成所述的第一体接触区206。根据本发明一个实施例的形成横向DMOS的步骤/方法将在本说明书的后续部分进一步详细说明，此处先不赘述。
图2G中示出的源区开孔213示意性地由两个相邻的横向DMOS 200共用，并且由所述两个相邻横向DMOS 200的栅区205限定出。所述源区开孔213应当具有合适的尺寸以便所述栅区203、第一体接触区206和/或第二体接触区207以及凹陷的源电极接触208能够很好地被制造。由图2G可见，所述源区开孔213具有横向宽度LS，并且LS可以通过式LS=LCT+2LCT-gate表示，其中LCT表示所述源电极接触开孔214的横向宽度（有所述相邻的两个DMOS 200共用），LCT-gate表示由源电极开孔214的一侧边缘ECT到所述栅区205的一侧边缘Egate之间的横向距离。
根据本发明各实施例的横向DMOS 200的源区开孔213可以具有相对较小的尺寸，至少源区开孔213的横向宽度减小了，这将有助于使整个横向DMOS 200的尺寸减小。一则，根据本发明的一个实施例，影响源区开孔213横向宽度LS的一个因素LCT（即，源电极接触开孔214的横向宽度）可以由光刻胶层和掩膜层定义出，其中光刻胶层不受最小光刻胶宽度的限制（因为除需要做源电极接触开孔214的部分以外均需被光刻胶层覆盖），因此源电极开孔214的横向宽度LCT可以缩减到尽可能小，只要能够保证后续的通过该源电极开孔214向体区202中进行离子注入即可。二则，根据本发明另外的实施例，影响源区开孔213横向宽度LS的一个因素LCT（即，源电极接触开孔214的横向宽度）可以由隔离侧墙215定义出，而不再需要采用光刻胶层和掩膜层，这样可以在使源电极开孔214的横向宽度LCT做到尽可能小的情况下，进一步降低制造成本。三则，根据本发明的实施例，源区203的尺寸也可以减小，因为相比于传统的源电极接触109需要横向覆盖源区104的一部分（因而源区104不可以做太小），凹陷的源电极接触208纵向地沿源电极接触凹陷208R的侧壁与所述源区203接触，因而源区203的尺寸可以相对做小。四则，根据本发明的实施例，源区203可以采用栅区205做掩蔽直接通过源区开孔213向体区202中注入具有所述第一导电类型的高掺杂浓度离子而形成，而不再需要采用光刻胶层和掩膜层做掩蔽进行离子注入。五则，根据本发明的实施例，所述第一体接触区206可以通过源电极接触开孔214向体区202注入具有所述第二导电类型的离子形成，而不需要采用光刻胶层和掩膜层。六则，根据本发明的实施例，所述第二体接触区207也可以通过源电极接触开孔214向体区202中注入具有所述第二导电类型的离子形成，而不需要采用光刻胶层和掩膜层。因此，与现有横向DMOS相比，根据本发明实施例的横向DMOS 200的尺寸大大减小，并且在制造根据本发明实施例的横向DMOS 200的过程中至少可以节省三层光刻胶层和掩膜层的使用，大大降低了生产成本。
根据本发明实施例的横向DMOS 200的另一个优点在于其稳定性得到了改善，即根据本发明实施例的横向DMOS 200的安全工作区域（safe operating area）改善了。这是因为：根据本发明的实施例，利用了横向DMOS 200的源区203、体区202和半导体层201而形成的寄生双极型晶体管的基区电阻减小了。所述的寄生双极型晶体管的基区电阻与其基区的宽度成正比，而该寄生双极型晶体管的基区的宽度大概与所述横向DMOS 200的源区203的宽度一致，前文已述，根据本发明实施例的横向DMOS 200的源区203的宽度减小了，以致所述寄生双极型晶体管的基区电阻减小了。另外，所述寄生双极型晶体管的基区薄膜电阻与所述源区203下方的具有所述第二导电类型掺杂区的离子浓度成反比，而所述第二导电类型掺杂区的离子浓度可以通过在所述凹陷的源电极接触208下方引入高掺杂浓度的离子注入来增大。
根据本发明各实施例及其变形实施方式的高压晶体管器件的有益效果不应该被认为仅仅局限于以上所述的。根据本发明各实施例的这些及其它有益效果可以通过阅读本发明的详细说明及研究各实施例的附图被更好地理解。
图3A至图3E示出了根据本发明一个实施例的形成横向DMOS 300的制造步骤的纵向剖面示意图。
如图3A所示，首先提供具有第一导电类型的半导体层301（例如：图3A中以N层半导体层示意），接下来，在所述半导体层301上形成栅区302。
根据本发明的一个实施例，形成栅区302的步骤包括：在所述半导体层301上形成第一隔离层302A；在所述第一隔离层302A上形成栅导电层302B；刻蚀所述栅导电层302B和所述第一隔离层302A以形成分立的栅区302。在一个实施例中，所述栅导电层302B可以包括掺杂的多晶硅，所述第一隔离层302A可以包括二氧化硅。在另外的实施例中，所述栅导电层302B可能包括与器件制造工艺相兼容的其它导电材料（例如：金属、其它半导体、半金属、和/或它们的组合物）。因此，这里的“多晶硅”意味着涵盖了硅及除硅以外的其它类似材料及其组合物。
继续参考图3A，栅区302形成后，源区开孔303和漏区开孔304也形成了，其中所述栅区302将所述源区开孔303和所述漏区开孔304隔离开。
下一步，如图3B所示，在所述半导体层301中通过源区开孔303形成具有第二导电类型的体区305（例如图3B中以P型区示意），其中所述体区305具有第一掺杂浓度。
接下来，如图3C所示，通过源区开孔303在所述体区305中形成具有所述第一导电类型的源区306。根据本发明的一个实施例，可以在形成源区306的步骤中同时形成漏区307。根据本发明的不同实施例，漏区307也可以采用与形成源区306不同的步骤形成。在一个实施例中，形成源区306的步骤可以包括：通过源区开孔303向体区305中注入具有所述第一导电类型的高掺杂浓度的离子。在其它实施例中，形成源区306的步骤还可能包括其它公知的步骤。在一个实施例中，形成漏区307的步骤可以包括：通过漏区开孔304向半导体层301中注入具有所述第一导电类型的高掺杂浓度的离子。在其它实施例中，形成漏区307的步骤还可能包括其它公知的步骤。
根据本发明的不同实施例，如图3C’所示，源区306可能并不延伸至所述栅区302下，形成横向DMOS 300的步骤还可以进一步包括：在所述体区305中形成具有所述第一导电类型的第一轻掺杂层313A（例如：图3C’中示意为NLDD层），该第一轻掺杂层313A与所述源区306相邻并接触并延伸至栅区302下。类似地，根据本发明的一个实施例，所述漏区307也可能并不延伸至所述栅区302下，形成横向DMOS 300的步骤还可以进一步包括：在所述半导体层301中形成具有所述第一导电类型的第二轻掺杂层313B（例如：图2D中示意为NLDD层），该第二轻掺杂层313B与所述漏区307相邻并接触并能延伸至栅区302下。
下一步，如图3D所示，在所述源区306中形成源电极接触开孔309，所述源电极接触开孔309延伸至接触所述体区305。在一个实施例中，形成源电极接触开孔309的步骤包括：形成包裹所述栅区302的第二隔离层308；采用第一光刻胶层和第一掩膜层定义源电极接触开孔309，并以第一光刻胶层和第一掩膜层作掩蔽纵向刻蚀源区306直到露出所述体区305；去掉所述第一光刻胶层和第一掩膜层，从而形成源电极接触开孔309。在其它的实施例中，形成源电极接触开孔309的步骤还可能包括其它公知的步骤。在一个实施例中，源电极接触开孔309延伸至体区305中的深度可能比源区306更深。在一个实施例中，在形成源电极接触开孔309的步骤中，也可以同时形成漏电极接触开孔310，例如漏电极接触开孔310可以通过共用用于定义源电极接触开孔309的第一光刻胶层和第一掩膜层来定义，使得漏电极接触开孔暴露出漏区307的一部分。在另外的实施例中，漏电极接触开孔310可以采用不同于形成源电极接触开孔309的步骤而形成，并且可以不共用所述的第一光刻胶层和第一掩膜层。
根据本发明的不同实施例，如图3D’所示，形成源电极接触开孔309的步骤包括：形成包裹所述栅区302的第二隔离层308；在所述第二隔离层308的每一侧形成隔离侧墙314；以所述隔离侧墙314作掩蔽采用自对准技术纵向刻蚀源区306直到露出所述体区305以形成所述源电极开孔309，其中所述源电极开孔309的侧壁基本自对准于所述隔离侧墙314的边缘。根据如图3D’所示的示例性实施方式，形成所述隔离侧墙314，相邻的隔离侧墙314可以在所述漏区307上限定出漏电极接触开孔310。
根据本发明的一个实施例，所述第二隔离层308可以包括二氧化硅。在另外的实施例中，所述第二隔离层308可以包括其它与本发明器件制造工艺兼容的介电材料。
根据本发明的一个实施例，所述隔离侧墙314可能由刻蚀特性不同于所述栅区302、所述第二隔离层308、所述源区306和所述体区305的材料形成。例如，在一个实施例中，隔离侧墙314可以由比所述栅区302和所述第二隔离层308易于刻蚀并且比所述源区306和所述体区305难刻蚀的材料形成。在另外的实施例中，隔离侧墙314可以由所需刻蚀剂不同于所述栅区302、所述第二隔离层308、所述源区306和所述体区305所需刻蚀剂的材料形成。
下一步，如图3E所示，在体区305中形成体接触区311。根据本发明的一个实施例，形成体接触区311的步骤可以包括：通过所述源电极接触开孔309向所述体区305中注入具有所述第二导电类型并具有第二掺杂浓度的离子以形成第一体接触区311A（例如：图3E中示意为一个P+区），所述第二掺杂浓度高于所述第一掺杂浓度。根据本发明的另一实施例，形成体接触区311的步骤还可以进一步包括：在形成所述第一体接触区311A之前，通过所述源电极接触开孔309向所述体区305中注入具有所述第二导电类型并具有第三掺杂浓度的离子以形成第二体接触区311B（例如：图3E中示意为一个DP区），所述第三掺杂浓度高于所述第一掺杂浓度并且低于所述第二掺杂浓度。
根据本发明的一个实施例，形成体接触区311的步骤还可以进一步包括：在所述第一体接触区311A之上以及所述源电极接触开孔309的侧壁上形成第一硅化物层。
下一步，如图3F所示，形成了凹陷的源电极接触312A。根据本发明的一个实施例，形成所述凹陷的源电极接触312A的步骤包括：形成金属层312，所述金属层312覆盖所述第二隔离层308并且填充所述源电极接触开孔309和所述漏电极接触开孔310；刻蚀所述金属层312以形成分立的凹陷的源电极接触312A。根据本发明的一个实施例，在形成所述凹陷的源电极接触312A的过程中，也可以同时形成漏电极接触312B。根据本发明其它的实施例，所述漏电极接触312B也可以采用独立于形成所述凹陷的源电极接触312A的步骤来形成。
图4A至图4G示出了根据本发明另一个实施例的形成横向DMOS 400的制造步骤的纵向剖面示意图。
如图4A所示，首先提供具有第一导电类型的半导体层301（例如：图3A中以N层半导体层示意）。在接下来的步骤中，形成栅区302、源区开孔303、漏区开孔304、具有第二导电类型（例如：图4A中示意为P型区）及第一掺杂浓度的体区305、具有第一导电类型及高掺杂浓度的源区306（例如：图4A中示意为N+区）、以及具有所述第一导电类型并具有高掺杂浓度的漏区307（例如：图4A中示意为另一个N+区）。根据本发明实施例的形成所述栅区302、源区开孔303、漏区开孔304、体区305、源区306和漏区307的步骤和方法已经参考图3A、3B和3C或者图3A、3B和3C’在前文中进行了详细说明，此处不再赘述。
接下来，如图4B所示，毗邻所述栅区302的每一侧形成隔离侧墙314。如前文参考图3D’所述类似，所述隔离侧墙314可能由刻蚀特性不同于所述栅区302、所述源区306和所述体区305的材料形成。例如在一个实施例中，隔离侧墙314可能由介电材料比如二氧化硅或者氮化硅形成。
下一步，如图4C所示，在所述源区306中形成源电极接触凹陷315，所述源电极接触凹陷315可以采用隔离侧墙314作掩蔽基本自对准于隔离侧墙314的边缘而形成，所述源电极接触凹陷315纵向穿透所述源区306并至少延伸至接触所述体区305。根据本发明的一个实施例，形成所述源电极接触凹陷315的步骤可以包括：采用隔离侧墙314作掩蔽基本自对准于隔离侧墙314的边缘对所述源区306进行自对准刻蚀，直到刻蚀形成的源电极接触凹陷315的底部接触/延伸入所述体区305。根据本发明的一个实施例，可以采用各向异性刻蚀形成所述源电极接触凹陷315。根据本发明的一个实施例，由于对源区306进行刻蚀形成源电极接触凹陷315的过程中，也很可能会使栅区302受到刻蚀损坏，因此可以栅区302上形成保护层（例如：二氧化硅层）以防止栅区302在形成源电极接触凹陷315的过程中受到损害。
下一步，如图4D所示，通过所述源电极接触凹陷315在体区305中形成体接触区311。根据本发明的一个实施例，类似于参考图3E在前文中所述的，形成体接触区311的步骤可以包括：通过所述源电极接触凹陷311向所述体区305中注入具有所述第二导电类型并具有第二掺杂浓度的离子以形成第一体接触区311A（例如：图4D中示意为一个P+区）。根据本发明的另一实施例，形成体接触区311的步骤还可以进一步包括：在形成所述第一体接触区311A之前，通过所述源电极接触凹陷315向所述体区305中注入具有所述第二导电类型并具有第三掺杂浓度的离子以形成第二体接触区311B（例如：图4D中示意为一个DP区）。
下一步，如图4E所示，沿所述源电极接触凹陷315的底部和侧壁形成第一硅化物层316。可以选择性地，根据本发明不同的实施例，还可以在这一步骤中在栅区302和漏区307上分别形成第二化物层317和/或第三硅化物层318。在如图4E所示的示例性步骤中，在整个器件的半导体表面或者多晶硅表面形成了基本自对准于隔离侧墙314边缘的硅化物层，其中隔离侧墙314将所述栅区302和源区306及漏区307隔离开来。
下一步，如图4F所示，在整个横向DMOS 400的上表面形成第二隔离层308将DMOS 400的表面的整个上表面覆盖，随后在所述第二隔离层308的位于所述源电极接触凹陷315中的部分中形成源电极接触开孔309，其中所述源电极接触开孔309通过刻蚀所述第二隔离层308的位于所述源电极接触凹陷315中的部分直到露出所述第一硅化物层316而形成。在一个实施例中，在形成源电极接触开孔309的步骤中，也可以同时形成漏电极接触开孔310，例如漏电极接触开孔310可以通过刻蚀所述第二隔离层308的位于所述漏区307上方的部分直到露出漏区307或者第三硅化物层318的一部分而形成。在另外的实施例中，漏电极接触开孔310可以采用不同于形成源电极接触开孔309的步骤而形成。
下一步，如图4G所示，形成了凹陷的源电极接触312A。根据本发明的一个实施例，在形成所述凹陷的源电极接触312A的过程中，也可以同时形成漏电极接触312B。根据本发明其它的实施例，所述漏电极接触312B也可以采用独立于形成所述凹陷的源电极接触312A的步骤来形成。根据本发明实施例的形成所述凹陷的源电极接触312A和所述漏电极接触312B的步骤和方法已经参考图3F在前文中进行了详细说明，此处不再赘述。
图5示出了根据本发明一个实施例的形成横向DMOS的方法的流程示意图。该方法包括：步骤501，提供具有第一导电类型的半导体层；步骤502，在所述半导体层上形成栅区，其中所述栅区形成后会形成源区开孔和漏区开孔，所述栅区将所述源区开孔和所述漏区开孔分隔开；步骤503，通过所述源区开孔在位于所述源区开孔下方的所述半导体层中形成具有第二导电类型并具有第一掺杂浓度的体区；步骤504，通过所述源区开孔在所述体区中形成具有所述第一导电类型的源区，以及通过所述漏区开孔在位于所述漏区开孔下方的所述半导体层中形成具有所述第一导电类型的漏区；以及步骤505，形成凹陷的源电极接触，其中所述凹陷的源电极接触具有凹陷部分，该凹陷部分纵向延伸穿过所述源区并与所述体区接触，并且所述凹陷部分与所述源区和所述体区电气耦接。根据本发明的一个实施例，步骤501到步骤504中形成所述栅区、体区、源区和漏区的步骤可以包括前文中参考图3A、3B和3C或者图3A、3B和 3C’所述的步骤。根据本发明的一个实施例，步骤505中形成所述凹陷的源电极接触的步骤可以包括前文中参考图3D、3E和3F所述的步骤。根据本发明另外的实施例，步骤505中形成所述凹陷的源电极接触的步骤可以包括前文中参考图3D’、3E和3F所述的步骤。根据本发明另外的实施例，步骤505中形成所述凹陷的源电极接触的步骤可以包括前文中参考图4B至图4G所述的步骤。
以上对根据本发明各实施例及其变形实施方式的形成横向DMOS的方法及步骤的描述仅为示例性的，并不用于对本发明的进行限定。另外，一些公知的制造步骤、工艺、材料及所用杂质等并未给出或者并未详细描述，以使本发明清楚、简明且便于理解。发明所属技术领域的技术人员应该理解，以上各实施例中描述的方法及步骤可能可以采用不同的顺序实现，并不仅仅局限于所描述的实施例。
虽然本说明书中以N沟道横向DMOS为例对根据本发明各实施例的具有凹陷的源电极接触的横向半导体器件及其制造方法进行了示意与描述，但这并不意味着对本发明的限定，本领域的技术人员应该理解这里给出的结构及原理同样适用于P沟道横向半导体器件及其它类型的半导体材料及半导体器件。
因此，上述本发明的说明书和实施方式仅仅以示例性的方式对本发明实施例的高压晶体管器件及其制造方法进行了说明，并不用于限定本发明的范围。对于公开的实施例进行变化和修改都是可能的，其他可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通技术人员所了解。本发明所公开的实施例的其他变化和修改并不超出本发明的精神和保护范围。

Claims (4)

1.一种半导体器件，包括：
半导体层，具有第一导电类型；
体区，位于所述半导体层中，具有与该第一导电类型相反的第二导电类型，并且具有第一掺杂浓度；
源区，具有所述的第一导电类型，该源区形成于所述体区中；
漏区，具有所述的第一导电类型，该漏区形成于所述半导体层中，与所述源区相分离；
栅区，位于所述半导体层的位于所述源区和所述漏区之间的部分上；
凹陷的源电极接触，包括凹陷部分，所述凹陷部分纵向延伸穿过所述源区并与所述体区接触，并且所述凹陷部分与所述源区和所述体区电气耦接；
隔离侧墙，毗邻所述栅区的每一侧形成；
源电极接触凹陷，纵向穿过所述源区并与所述体区接触，所述源电极接触凹陷具有与所述体区接触的底面和横向自对准于所述隔离侧墙的侧壁；以及
硅化物层，沿所述源电极接触凹陷的底面和侧壁形成；其中
所述凹陷的源电极接触位于所述源电极接触凹陷的一部分中，与所述源电极接触凹陷的侧壁隔离，并且其所述凹陷部分与源电极接触凹陷的底面接触，通过所述硅化物层与所述源区耦接；
该半导体器件进一步包括：
第一体接触区，位于所述凹陷的源电极接触下方并与所述凹陷的源电极接触相接触，该第一体接触区具有所述的第二导电类型并且具有第二掺杂浓度，其中所述的第二掺杂浓度高于所述的第一掺杂浓度；其特征在于还包括：
第二体接触区，位于所述凹陷的源电极接触下方，包络所述第一体接触区并与所述第一体接触区相接触，该第二体接触区具有所述的第二导电类型并且具有第三掺杂浓度，其中所述第三掺杂浓度高于所述第一掺杂浓度并且低于所述第二掺杂浓度。
2.如权利要求1所述的半导体器件，其特征在于进一步包括：
第一硅化物层，形成于所述凹陷的源电极接触的所述凹陷部分的底面和侧壁上。
3.如权利要求1所述的半导体器件，其特征在于进一步包括：
具有所述第一导电类型的第一轻掺杂层，形成于所述体区中，与所述源区相邻并接触，并且该第一轻掺杂层延伸至所述栅区下。
4.如权利要求1所述的半导体器件，其特征在于进一步包括：具有所述第一导电类型的第二轻掺杂层，形成于所述半导体层中，与所述漏区相邻并接触，并且该第二轻掺杂层延伸至所述栅区下。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546879B2 (en) * 2011-08-18 2013-10-01 Monolithic Power Systems, Inc. High density lateral DMOS with recessed source contact
US9799766B2 (en) 2013-02-20 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage transistor structure and method
US9159795B2 (en) 2013-06-28 2015-10-13 Monolithic Power Systems, Inc. High side DMOS and the method for forming thereof
CN111668315B (zh) 2013-08-19 2023-09-12 出光兴产株式会社 氧化物半导体基板及肖特基势垒二极管元件
CN104576729B (zh) * 2013-10-14 2018-06-15 世界先进积体电路股份有限公司 横向双扩散金属氧化物半导体装置及其制造方法
US9634099B2 (en) 2013-10-15 2017-04-25 Vanguard International Semiconductor Corporation Lateral double diffused metal-oxide-semiconductor device and method for fabricating the same
CN104638005B (zh) * 2013-11-15 2017-12-15 世界先进积体电路股份有限公司 横向双扩散金氧半导体装置及其制造方法
CN104867830A (zh) * 2014-02-20 2015-08-26 北大方正集团有限公司 制作dmos器件的方法
CN103855034A (zh) * 2014-03-03 2014-06-11 宁波达新半导体有限公司 Mos栅极器件的制造方法
US9337284B2 (en) * 2014-04-07 2016-05-10 Alpha And Omega Semiconductor Incorporated Closed cell lateral MOSFET using silicide source and body regions
CN104241137B (zh) * 2014-06-24 2017-08-08 杰华特微电子（杭州）有限公司 半导体结构及其制造方法
CN105990404A (zh) * 2015-01-30 2016-10-05 张家港意发功率半导体有限公司 防漏电的功率器件及其制造方法
US9502251B1 (en) 2015-09-29 2016-11-22 Monolithic Power Systems, Inc. Method for fabricating low-cost isolated resurf LDMOS and associated BCD manufacturing process
US10903163B2 (en) 2015-10-19 2021-01-26 Vishay-Siliconix, LLC Trench MOSFET with self-aligned body contact with spacer
CN105789055A (zh) * 2016-03-31 2016-07-20 杰华特微电子（杭州）有限公司 Mos结构及其形成方法
US10090409B2 (en) * 2016-09-28 2018-10-02 Monolithic Power Systems, Inc. Method for fabricating LDMOS with self-aligned body
US9941171B1 (en) 2016-11-18 2018-04-10 Monolithic Power Systems, Inc. Method for fabricating LDMOS with reduced source region
US9935176B1 (en) * 2016-11-18 2018-04-03 Monolithic Power Systems, Inc. Method for fabricating LDMOS using CMP technology
US9893170B1 (en) * 2016-11-18 2018-02-13 Monolithic Power Systems, Inc. Manufacturing method of selectively etched DMOS body pickup
CN111223932B (zh) * 2018-11-26 2023-11-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其形成方法
CN111370314A (zh) * 2020-04-30 2020-07-03 上海华虹宏力半导体制造有限公司 Bcd工艺制造nldmos器件的方法及其形成的器件
CN111430243B (zh) * 2020-05-11 2023-05-16 杰华特微电子股份有限公司 半导体器件的制造方法及半导体器件
US11069777B1 (en) 2020-06-09 2021-07-20 Monolithic Power Systems, Inc. Manufacturing method of self-aligned DMOS body pickup
CN114078969A (zh) * 2020-10-12 2022-02-22 台湾积体电路制造股份有限公司 横向扩散的mosfet及其制造方法
CN115632062A (zh) * 2022-12-21 2023-01-20 广州粤芯半导体技术有限公司 半导体器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4503598A (en) * 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
US5466616A (en) * 1994-04-06 1995-11-14 United Microelectronics Corp. Method of producing an LDMOS transistor having reduced dimensions, reduced leakage, and a reduced propensity to latch-up
CN1937176A (zh) * 2005-09-23 2007-03-28 半导体元件工业有限责任公司 制作低阻半导体接触的方法及其结构
CN101359688A (zh) * 2007-07-31 2009-02-04 台湾积体电路制造股份有限公司 一种半导体器件
CN101621072A (zh) * 2008-06-30 2010-01-06 新唐科技股份有限公司 半导体装置及其制造方法
CN101964355A (zh) * 2009-09-11 2011-02-02 成都芯源系统有限公司 具有自对准硅化物接触的功率器件及其制造方法
CN202816954U (zh) * 2011-08-18 2013-03-20 成都芯源系统有限公司 横向双扩散金属氧化物半导体场效应晶体管

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5843796A (en) * 1995-09-11 1998-12-01 Delco Electronics Corporation Method of making an insulated gate bipolar transistor with high-energy P+ im
US6110763A (en) * 1997-05-22 2000-08-29 Intersil Corporation One mask, power semiconductor device fabrication process
US6252278B1 (en) 1998-05-18 2001-06-26 Monolithic Power Systems, Inc. Self-aligned lateral DMOS with spacer drift region
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7589378B2 (en) * 2005-07-13 2009-09-15 Texas Instruments Lehigh Valley Incorporated Power LDMOS transistor
CN200969352Y (zh) * 2006-04-24 2007-10-31 Bcd半导体制造有限公司 横向dmos结构
US20100032753A1 (en) * 2008-05-13 2010-02-11 Micrel, Inc. MOS Transistor Including Extended NLDD Source-Drain Regions For Improved Ruggedness

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4503598A (en) * 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
US5466616A (en) * 1994-04-06 1995-11-14 United Microelectronics Corp. Method of producing an LDMOS transistor having reduced dimensions, reduced leakage, and a reduced propensity to latch-up
CN1937176A (zh) * 2005-09-23 2007-03-28 半导体元件工业有限责任公司 制作低阻半导体接触的方法及其结构
CN101359688A (zh) * 2007-07-31 2009-02-04 台湾积体电路制造股份有限公司 一种半导体器件
CN101621072A (zh) * 2008-06-30 2010-01-06 新唐科技股份有限公司 半导体装置及其制造方法
CN101964355A (zh) * 2009-09-11 2011-02-02 成都芯源系统有限公司 具有自对准硅化物接触的功率器件及其制造方法
CN202816954U (zh) * 2011-08-18 2013-03-20 成都芯源系统有限公司 横向双扩散金属氧化物半导体场效应晶体管

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