CN115810659A - 一种高耐压型氮化镓mosfet器件、制备方法及芯片 - Google Patents

Abstract

本申请属于半导体技术领域，提供了一种高耐压型氮化镓MOSFET器件、制备方法及芯片，通过在氮化镓漂移层与栅极绝缘层之间形成多个依次层叠设置的介质场板层，介质场板层与所述栅极绝缘层之间的距离与所述介质场板层的宽度呈反比例关系，且每层所述介质场板层内设有隔离金属层，使得长短不一的介质场板层和隔离金属层可以在与氮化镓漂移层之间的界面形成台阶尖角，从而在氮化镓漂移层内形成多个电场尖峰，以分担栅极绝缘层的尖角结构所造成的电场聚集，达到均匀化电场、降低栅极绝缘层承担的电场尖峰的目的，避免电场集中在栅极绝缘层上，实现提升高耐压型氮化镓MOSFET器件的击穿电压的效果。

Description

一种高耐压型氮化镓MOSFET器件、制备方法及芯片

技术领域

本申请属于半导体技术领域，尤其涉及一种高耐压型氮化镓MOSFET器件、制备方法及芯片。

背景技术

作为第三代半导体材料的代表，氮化镓(GaN)具有许多优良的特性，例如，具有高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等有点。垂直氮化镓沟槽型金属-氧化物半导体场效应晶体管(TG-MOSFET)在大功率应用中极受欢迎，同时因为GaN生长外延过程及器件制造过程的简单性，其在结构改善方面存在潜在的优势。

然而，TG-MOSFET存在的最大挑战在于其底部沟槽的峰值电场超出了GaN材料的临界击穿电场强度，导致其击穿电压较低，极大的限制了TG-MOSFET的应用范围。

发明内容

为了解决上述技术问题，本申请实施例提供了一种高耐压型氮化镓MOSFET器件、制备方法及芯片，旨在解决基于GaN材料制备的TG-MOSFET存在击穿电压较低的问题。

本申请实施例第一方面提供了一种高耐压型氮化镓MOSFET器件，所述高耐压型氮化镓MOSFET器件包括：

氮化镓衬底；

氮化镓漂移层，设于所述氮化镓衬底的正面；

第一N型掺杂区、第二N型掺杂区以及栅极绝缘层，设于所述氮化镓漂移层上；其中，所述栅极绝缘层呈凹形，且所述第一N型掺杂区、所述第二N型掺杂区分别设于所述栅极绝缘层两侧；

栅极材料层，设于所述栅极绝缘层的凹槽内壁；

第一P型基区以及第一P型掺杂层，设于所述第一N型掺杂区上；

第二P型基区以及第二P型掺杂层，设于所述第二N型掺杂区上；

第一源极掺杂区、第二源极掺杂区，分别设于所述第一P型基区和所述第二P型基区上；

源极金属层，与所述第一P型掺杂层、所述第二P型掺杂层、所述第一源极掺杂区以及所述第二源极掺杂区接触；

电介质层，设于所述源极金属层与所述栅极材料层之间；其中，所述电介质层呈凸形结构，所述电介质层的凸起部位于所述栅极材料层的凹槽内；

漏极金属层，设于所述氮化镓衬底的背面；

多个依次层叠设置的介质场板层，设于所述栅极绝缘层与所述氮化镓漂移层之间；其中，所述介质场板层与所述栅极绝缘层之间的距离与所述介质场板层的宽度呈反比例关系，且每层所述介质场板层内设有隔离金属层。

在一个实施例中，多个依次层叠设置的所述介质场板层呈梯形结构。

在一个实施例中，所述介质场板层的宽度小于或者等于所述栅极绝缘层的宽度。

在一个实施例中，所述隔离金属层与所述栅极绝缘层之间的距离与所述隔离金属层的宽度呈反比例关系。

在一个实施例中，所述介质场板层为高介电材料。

在一个实施例中，所述高介电材料的介电常数大于3。

在一个实施例中，每层所述介质场板层的厚度相等。

在一个实施例中，相邻的所述介质场板层之间的宽度差值相等。

本申请实施例第二方面还提供了一种高耐压型氮化镓MOSFET器件的制备方法，包括：

在氮化镓衬底的正面形成氮化镓漂移层，并在所述氮化镓漂移层的正面刻蚀形成第一深槽；

重复多次在所述第一深槽内壁形成介质场板层和隔离金属层，并在每次形成所述介质场板层和所述隔离金属层后外延生长所述氮化镓漂移层，以在所述第一深槽内形成多个依次层叠设置的介质场板层；其中，所述介质场板层的宽度逐渐增加，每层所述介质场板层内设有所述隔离金属层；

在所述氮化镓漂移层上形成N型掺杂层；

在所述N型掺杂层上形成P型基区、P型掺杂层以及源极掺杂层；其中，所述源极掺杂层位于所述P型基区上；

在所述源极掺杂层上进行刻蚀形成深入至所述氮化镓漂移层的第二深槽，以将所述源极掺杂层划分为第一源极掺杂区和第二源极掺杂区，将所述P型基区划分为第一P型基区和第二P型基区，将所述N型掺杂层划分为第一N型掺杂区、第二N型掺杂区；

在所述第二深槽的内壁形成栅极绝缘层，并在所述栅极绝缘层的内壁形成栅极材料层；其中，所述栅极绝缘层和所述栅极材料层均呈凹形结构；

在所述栅极材料层上形成电介质层；其中，所述电介质层呈凸形结构，所述电介质层的凸起部位于所述栅极材料层的凹槽内；

形成与所述第一P型掺杂层、所述第二P型掺杂层、所述第一源极掺杂区以及所述第二源极掺杂区接触的源极金属层；其中，所述电介质层的底部位于所述源极金属层的凹槽内；

在所述氮化镓衬底的背面形成漏极金属层。

本申请实施例第三方面还提供了一种芯片，所述芯片内集成如上述任一项实施例所述的高耐压型氮化镓MOSFET器件；或者包括如上述实施例所述的制备方法制备的高耐压型氮化镓MOSFET器件。

本申请实施例与现有技术相比存在的有益效果是：通过在氮化镓漂移层与栅极绝缘层之间形成多个依次层叠设置的介质场板层，介质场板层与所述栅极绝缘层之间的距离与所述介质场板层的宽度呈反比例关系，且每层所述介质场板层内设有隔离金属层，使得长短不一的介质场板层和隔离金属层可以在与氮化镓漂移层之间的界面形成台阶尖角，从而在氮化镓漂移层内形成多个电场尖峰，以分担栅极绝缘层的尖角结构所造成的电场聚集，达到均匀化电场、降低栅极绝缘层承担的电场尖峰的目的，避免电场集中在栅极绝缘层上，实现提升高耐压型氮化镓MOSFET器件的击穿电压的效果。

附图说明

图1是本申请一个实施例提供的氮化镓基高耐压型氮化镓MOSFET器件的垂直切面结构示意图；

图2是本申请另一个实施例提供的氮化镓基高耐压型氮化镓MOSFET器件的垂直切面结构示意图；

图3是本申请一个实施例提供的氮化镓基高耐压型氮化镓MOSFET器件的制备方法的流程示意图；

图4是本申请一个实施例提供的在氮化镓衬底100上形成氮化镓漂移层200的结构示意图；

图5是本申请一个实施例提供的多个介质场板层310的结构示意图；

图6是本申请一个实施例提供的形成N型掺杂层400后的结构示意图；

图7是本申请一个实施例提供的形成第一P型掺杂层510、第二P型掺杂层520、P基区600、源极掺杂层700的结构示意图；

图8是本申请一个实施例提供的形成第二深槽202的结构示意图；

图9是本申请一个实施例提供的形成栅极绝缘层810、栅极材料层820、电介质层830后的结构示意图；

图10是本申请一个实施例提供的形成源极金属层840、漏极金属层850后的结构示意图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是一个或一个以上，除非另有明确具体的限定。

在本申请说明书中描述的参考“一个实施例”、“一些实施例”或“实施例”意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”、“在一个具体实施例中”、“在一个具体应用中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。此外，在一个或多个实施例中，可以以任何合适的方式组合特定的特征、结构或特性。

作为第三代半导体材料的代表，氮化镓(GaN)具有许多优良的特性，高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等。基于氮化镓的第三代半导体器件，如高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)、异质结构场效应晶体管(Heterojunction Field Effect Transistor，HFET)等已经得到了应用，尤其在射频、微波等需要大功率和高频率的领域具有明显优势。

TG-MOSFET存在的最大挑战在于其底部沟槽的峰值电场超出了GaN材料的临界击穿电场强度，导致其击穿电压较低，极大的限制了TG-MOSFET的应用范围。

为了解决上述技术问题，本申请实施例提供了一种高耐压型氮化镓MOSFET器件，旨在提升氮化镓基的垂直沟槽MOSFET器件的击穿电压。

在一个实施例中，结合图1所示，本实施例中的高耐压型氮化镓MOSFET器件包括：氮化镓衬底100、氮化镓漂移层200、第一N型掺杂区410、第二N型掺杂区420、栅极绝缘层810、栅极材料层820、第一P型基区610、第一P型掺杂层510、第二P型基区620、第二P型掺杂层520、第一源极掺杂区710、第二源极掺杂区720、源极金属层840、电介质层830、漏极金属层850以及多个介质场板层310。

具体的，氮化镓漂移层200设于氮化镓衬底100的正面，漏极金属层850设于氮化镓衬底100的背面，第一N型掺杂区410、第二N型掺杂区420以及栅极绝缘层810设于氮化镓漂移层200上，栅极绝缘层810呈凹形，且第一N型掺杂区410、第二N型掺杂区420分别设于栅极绝缘层810两侧；栅极材料层820设于栅极绝缘层810的凹槽的内壁，使得栅极材料层820同样设置为凹形结构。

第一P型基区610和第一P型掺杂层510设于第一N型掺杂区410上；第二P型基区620和第二P型掺杂层520设于第二N型掺杂区420上；第一源极掺杂区710、第二源极掺杂区720分别设于第一P型基区610和第二P型基区620上；源极金属层840与第一P型掺杂层510、第二P型掺杂层520、第一源极掺杂区710以及第二源极掺杂区720接触；电介质层830设于源极金属层840与栅极材料层820之间，且电介质层830呈凸形结构，电介质层830的凸起部位于栅极材料层820的凹槽内，源极金属层840呈凹形结构，电介质层830的底部位于源极金属层830的凹槽内。

在本实施例中，多个介质场板层310位于栅极绝缘层810与氮化镓漂移层200之间；多个介质场板层310的宽度按照与栅极绝缘层810的距离远近逐渐减小，具体的，介质场板层310与栅极绝缘层810的底部的距离越远，介质场板层310的宽度越小，且每个介质场板层310内设有隔离金属层311。

在本实施例中，通过在氮化镓漂移层200与栅极绝缘层810之间形成多个依次层叠设置的介质场板层310，介质场板层310与栅极绝缘层810之间的距离与介质场板层310的宽度呈反比例关系，且每层介质场板层310内设有隔离金属层311，使得长短不一的介质场板层310和隔离金属层311可以在与氮化镓漂移层200之间的界面形成台阶尖角，从而在氮化镓漂移层200内形成多个电场尖峰，以分担栅极绝缘层810的尖角结构所造成的电场聚集，达到均匀化电场、降低栅极绝缘层810承担的电场尖峰的目的，避免电场集中在栅极绝缘层810上，实现提升高耐压型氮化镓MOSFET器件的击穿电压的效果。

在一个实施例中，多层介质场板层310中的第一层介质场板层310与栅极绝缘层810的底部接触，栅极绝缘层810为底部以及两侧部形成的凹形结构。

在一个实施例中，多个依次层叠设置的介质场板层310呈梯形结构。

在本实施例中，随着介质场板层310与栅极绝缘层810的底部之间的距离逐渐增减，介质场板层310的宽度也逐渐减小，具体的，第一层的介质场板层310下方的每一层介质场板层310的宽度都小于相邻的上一层的介质场板层310的宽度，且第一层的介质场板层310下方的每一层介质场板层310的两侧边均位于相邻的上一层的介质场板层310的两侧边的内侧，从而使得相邻的介质场板层310之间形成台阶结构。

在一个实施例中，介质场板层310的宽度小于或者等于栅极绝缘层810的宽度。

在本实施例中，第一层的介质场板层310与栅极绝缘层810的底部接触，其宽度为多个介质场板层310的宽度中的最大宽度，第一层的介质场板层310的左侧边界与栅极绝缘层810的底部的左侧边界对齐，或者位于栅极绝缘层810的底部的左侧边界的内侧，第一层的介质场板层310的右侧边界与栅极绝缘层810的底部的右侧边界对齐，或者位于栅极绝缘层810的底部的右侧边界的内侧。

在一个实施例中，隔离金属层311与栅极绝缘层810之间的距离与隔离金属层311的宽度呈反比例关系。

在本实施例中，隔离金属层311位于对应的介质场板层310内，多个隔离金属层311的宽度按照与栅极绝缘层810的距离远近逐渐减小，具体的，隔离金属层311与栅极绝缘层810的底部的距离越远，隔离金属层311的宽度越小。

在本实施例中，在栅极绝缘层810与氮化镓漂移层200之间形成上宽下窄的多个介质场板层310，一方面可以在介质场板层310的尖角位置形成多个电场尖峰，均匀化氮化镓漂移层200的电场、提升器件的击穿电压，另一方面是既可以屏蔽器件的米勒电容Cgd，降低器件的开关损耗，还可以尽可能的遏制器件内的寄生电容Cds的增加。

在一个实施例中，介质场板层310为高介电材料。

在一个实施例中，高介电材料的介电常数大于3。

在本实施例中，通过采用高介电材料形成介质场板层310，可以使得介质场板层310对氮化镓漂移层200的空穴吸引力更强，提升介质场板层310的电场尖峰能力，从而使得制造过程中的工艺窗口更大。

在一个实施例中，隔离金属层311外围的介质场板层310的厚度相同。

在一个实施例中，每层介质场板层310的厚度相等。

在一个实施例中，相邻的介质场板层310之间的宽度差值相等。

在本实施例中，通过控制隔离金属层311和介质场板层310的尺寸比例，可以使得相邻的介质场板层310的尖角位置所形成的电场尖峰与栅极绝缘层810的尖角位置的电场尖峰相等，从而对氮化镓漂移层200的电场进行均匀化处理，提升高耐压型氮化镓MOSFET器件的击穿电压。

在一个实施例中，电介质层830设于源极金属层840与栅极材料层820之间，用于隔离源极金属层840与栅极材料层820，结合图1所示，源极金属层840呈凹形结构，电介质层830位于源极金属层840的凹槽内。

电介质层830呈凸形结构，电介质层830的凸起部位于栅极材料层820的凹槽内，电介质层830的底部位于源极金属层840的凹槽内。

在一个实施例中，电介质层830可以为氮化硅材料。

在一个实施例中，栅极材料层820可以为多晶硅材料。

在一个实施例中，栅极绝缘层810可以为氧化硅材料。

在一个实施例中，电介质层830还设于栅极绝缘层810与源极金属层840之间。

在一个实施例中，电介质层830的底部的宽度大于栅极绝缘层810的宽度。

在一个实施例中，栅极绝缘层810的厚度等于第一N型掺杂区410、第一P型基区610、第一源极掺杂区710的厚度之和。

在一个实施例中，第一N型掺杂区410与第二N型掺杂区420对称设置。

在一个实施例中，第一P型基区610与第二P型基区620对称设置。

在一个实施例中，第一源极掺杂区710与第二源极掺杂区720对称设置。

在一个实施例中，第一源极掺杂区710的第一侧与第一P型基区610的第一侧齐平，并与栅极绝缘层810的第一侧部接触，栅极绝缘层810由底部、第一侧部、第二侧部组成凹形结构。

在一个实施例中，第一源极掺杂区710的宽度大于第一P型基区610的宽度。

在一个实施例中，氮化镓衬底100、氮化镓漂移层200均为N型掺杂氮化镓。

在一个实施例中，氮化镓衬底100的掺杂浓度大于氮化镓漂移层200的掺杂浓度。

在一个实施例中，结合图2所示，氮化镓漂移层200与第一N型掺杂区410、第二N型掺杂区420之间还设有多个第二P型隔离区320，多个第二P型隔离区320分别设于介质场板层310的两侧。

结合图1所示，多个第二P型隔离区320之间互不接触，且介质场板层310的第一侧的第二P型隔离区320与第一N型掺杂区410接触，介质场板层310的第二侧的第二P型隔离区320与第二N型掺杂区420接触。

在一个实施例中，第二P型隔离区320的掺杂浓度与第一间隔距离呈负相关关系；其中，第一间隔距离为第二P型隔离区320与介质场板层310之间的距离。

在本实施例中，距离介质场板层310越远的第二P型隔离区320的掺杂浓度越小，距离介质场板层310越近的第二P型隔离区320的掺杂浓度越大。

在一个实施例中，介质场板层310的第一侧的多个第二P型隔离区320之间的间隔宽度相等；介质场板层310的第二侧的多个第二P型隔离区320之间的间隔宽度相等。

在一个实施例中，多个第二P型隔离区320之间的间隔宽度与第二间隔距离呈负相关关系；其中，第二间隔距离为第二P型隔离区320与介质场板层310之间的距离。

在本实施例中，第二P型隔离区320距离介质场板层310越远，相邻的第二P型隔离区320之间的间隔距离越小，距离介质场板层310越近，相邻的第二P型隔离区320的间隔距离越大。

在一个实施例中，介质场板层310的宽度大于第二P型隔离区320的宽度。

在本实施例中，介质场板层310的宽度大于多晶硅材料层820的宽度，此时，介质场板层310与氮化镓漂移层200之间形成耗尽区，介质场板层310可以保护栅极绝缘层810底部两侧的尖角，同时，多个第二P型隔离区320将漏极金属层850与源极金属层840之间的电场均匀化，避免电场集中在栅极绝缘层810上，达到提升器件的击穿电压的目的。

在一个实施例中，多个第二P型隔离区320的厚度相等。

在一个实施例中，第二P型隔离区320的宽度与第二间隔距离呈负相关关系；其中，第二间隔距离为第二P型隔离区320与介质场板层310之间的距离。

在本实施例中，第二P型隔离区320距离介质场板层310越远，第二P型隔离区320的宽度越小，距离介质场板层310越近，第二P型隔离区320的宽度越大。

在一个实施例中，介质场板层310的第一侧的第二P型隔离区320的个数等于介质场板层310的第二侧的第二P型隔离区320的个数。

在本实施例中，通过介质场板层310和第二P型隔离区320的设置，使得器件的源极和漏极之间的电场更均匀，此时器件在工作时由漏极流向源极的电流分散，从而分散栅极绝缘层810所承担的电势，达到提升器件的击穿电压的目的。

本申请实施例还提供了一种HEMT的高耐压型氮化镓MOSFET器件的制备方法，参见图3所示，本实施例中的制备方法包括步骤S10至步骤S90。

在步骤S10中，在氮化镓衬底100的正面形成氮化镓漂移层200，并在氮化镓漂移层200的正面刻蚀形成第一深槽201。

结合图3所示，氮化镓漂移层200形成于氮化镓衬底100的正面，具体的，可以通过外延生长的方式在氮化镓衬底100的正面形成氮化镓漂移层200。然后采用第一光罩覆盖在氮化镓漂移层200的表面，以在氮化镓漂移层200的表面形成第一深槽201。

在一个实施例中，第一深槽201可以位于氮化镓漂移层200的表面的中央区域。

在一个实施例中，氮化镓漂移层200的厚度大于氮化镓衬底100的厚度。

在一个实施例中，氮化镓漂移层200和氮化镓衬底100均为N型氮化镓，其中，氮化镓漂移层200中的N型掺杂元素的掺杂浓度小于氮化镓衬底100中的N型掺杂元素的掺杂浓度。

在一个实施例中，氮化镓漂移层200和氮化镓衬底100中的N型掺杂元素可以为硅元素。

在步骤S20中，重复多次在第一深槽201内壁形成介质场板层310和隔离金属层311，并在每次形成介质场板层310和隔离金属层311后外延生长氮化镓漂移层200，以在第一深槽201内形成多个依次层叠设置的介质场板层310。

在本实施例中，结合图5所示，每层介质场板层310的宽度逐渐增加，介质场板层310和隔离金属层311依次形成，由于隔离金属层311形成于介质场板层310的内壁，因此每层介质场板层310上对应的隔离金属层311的宽度小于该层介质场板层310的宽度，然后通过刻蚀去除介质场板层310和隔离金属层311的侧壁部分，只留下底部的介质场板层310和隔离金属层311。

依次重复形成多层介质场板层310，然后在每层介质场板层310形成后在其内壁形成隔离金属层311，最后刻蚀去除介质场板层310和隔离金属层311的侧壁部分，使得每层介质场板层310内均设有隔离金属层311。

在一个实施例中，还可以通过在氮化镓漂移层200的表面形成光罩，然后在光罩的遮盖下对氮化镓漂移层200的表面注入P型掺杂离子，从而在氮化镓漂移层200的表面形成多个第二P型隔离区320，多个第二P型隔离区320的位置和结构如图2所示。

多个第二P型隔离区320分别设于介质场板层310的两侧。

在一个实施例中，P型掺杂离子可以为镁离子。

在步骤S30中，结合图6所示，在氮化镓漂移层200上形成N型掺杂层400，结合图7所示，在N型掺杂层400上形成P型基区600、P型掺杂层以及源极掺杂层700；其中，源极掺杂层700位于P型基区600上。

结合图6所示，可以通过向氮化镓漂移层200的正面注入N型掺杂离子从而在氮化镓漂移层200上形成N型掺杂层400，或者直接采用外延生长的方式在氮化镓漂移层200上形成N型掺杂层400。

结合图7所示，在N型掺杂层400的正面注入P型掺杂离子或者通过外延生长工艺形成P型掺杂层，然后在P型掺杂层的中央位置一次形成P基区600和源极掺杂层700，此时将P型掺杂层划分为第一P型掺杂层510和第二P型掺杂层520，第一P型掺杂层510和第二P型掺杂层520分别位于P基区600和源极掺杂层700的两侧。

结合图7所示，源极掺杂层700的宽度大于P基区600的宽度，第一P型掺杂层510和第二P型掺杂层520呈L形结构，源极掺杂层70还位于第一P型掺杂层510和第二P型掺杂层520的水平部上。

在一个实施例中，结合图7所示，第一P型掺杂层510和第二P型掺杂层520的垂直部的高度与源极掺杂层700的厚度相等。

在一个实施例中，源极掺杂层700的宽度大于P型基区600的宽度，源极掺杂层700的两侧边界位于P型基区600的两侧边界的外侧。

在一个实施例中，第一P型掺杂层510和第二P型掺杂层520、P型基区600可以为P型氮化镓，源极掺杂层700可以为N型氮化镓。

具体的，N型氮化镓可以通过在氮化镓材料中掺杂硅元素形成，P型氮化镓可以通过在氮化镓材料中掺杂镁元素形成。

在一个实施例中，第一P型掺杂层510和第二P型掺杂层520中的P型元素的掺杂浓度大于P型基区600中的P型元素的掺杂浓度。

在步骤S40中，在源极掺杂层700上进行刻蚀形成深入至氮化镓漂移层200的第二深槽202，以将源极掺杂层700划分为第一源极掺杂区710和第二源极掺杂区720，将P型基区600划分为第一P型基区610和第二P型基区620，将N型掺杂层400划分为第一N型掺杂区410、第二N型掺杂区420。

在本实施例中，结合图8所示，在源极掺杂层700上刻蚀形成第二深槽202，第二深槽202深入至氮化镓漂移层200中的介质场板层310，此时，源极掺杂层700被第二深槽202划分为第一源极掺杂区710和第二源极掺杂区720，将P型基区600被第二深槽202划分为第一P型基区610和第二P型基区620，将N型掺杂层400被第二深槽202划分为第一N型掺杂区410、第二N型掺杂区420。

在一个实施例中，第二深槽202两侧的第一源极掺杂区710和第二源极掺杂区720的宽度相等。

在一个实施例中，第二深槽202两侧的第一P型基区610和第二P型基区620的宽度相等。

在一个实施例中，第二深槽202两侧的第一N型掺杂区410、第二N型掺杂区420的宽度相等。

在步骤S50中，在第二深槽202的内壁形成栅极绝缘层810，并在栅极绝缘层810的内壁形成栅极材料层820；其中，栅极绝缘层810和栅极材料层820均呈凹形结构。

在本实施例中，结合图9所示，在第二深槽202的内壁形成栅极绝缘层810，采取同样的沉积工艺可以在栅极绝缘层810的内壁沉积栅极材料的方式在栅极绝缘层810组成的凹槽的内壁形成栅极材料层820。

在步骤S60中，在栅极材料层820上形成电介质层830。

在本实施例中，结合图9所示，电介质层830设于源极金属层840与栅极材料层820之间，具体的，电介质层830呈凸形结构，电介质层830的凸起部位于栅极材料层820的凹槽内，由电介质层830与栅极绝缘层810对栅极材料层820进行隔离。

在一个实施例中，电介质层830的宽度大于栅极绝缘层810的宽度。

在一个实施例中，栅极绝缘层810的厚度等于第一N型掺杂区410、第一P型基区610、第一源极掺杂区710的厚度之和。

在步骤S70中，形成与第一P型掺杂层510和第二P型掺杂层520、第一源极掺杂区710和第二源极掺杂区720接触的源极金属层840。

在本实施例中，结合图10所示，源极金属层840呈凹形结构，电介质层830的底部位于源极金属层840的凹槽内。

在步骤S80中，在氮化镓衬底100的背面形成漏极金属层850。

在本实施例中，结合图10所示，可以通过金属沉积的方式在氮化镓衬底100的背面形成漏极金属层850。

本申请实施例还提供了一种芯片，芯片内集成如上述任一项实施例所述的高耐压型氮化镓MOSFET器件。

在一个实施例中，所述芯片内集成如上述实施例所述的制备方法制备的高耐压型氮化镓MOSFET器件。

在本实施例中，芯片包括芯片衬底，衬底上设置有一个或者多个氮化镓垂直沟槽MOSFET器件，该氮化镓垂直沟槽MOSFET器件可以由上述任一项实施例中的制备方法制备，也可以在芯片衬底上设置上述任一项实施例中的氮化镓垂直沟槽MOSFET器件。

在一个具体应用实施例中，芯片衬底上还可以集成其他相关的半导体器件，以和氮化镓垂直沟槽MOSFET器件组成集成电路。

在一个具体应用实施例中，该芯片可以为开关芯片或者驱动芯片。

本申请实施例与现有技术相比存在的有益效果是：通过在氮化镓漂移层与栅极绝缘层之间形成多个依次层叠设置的介质场板层，介质场板层与所述栅极绝缘层之间的距离与所述介质场板层的宽度呈反比例关系，且每层所述介质场板层内设有隔离金属层，使得长短不一的介质场板层和隔离金属层可以在与氮化镓漂移层之间的界面形成台阶尖角，从而在氮化镓漂移层内形成多个电场尖峰，以分担栅极绝缘层的尖角结构所造成的电场聚集，达到均匀化电场、降低栅极绝缘层承担的电场尖峰的目的，避免电场集中在栅极绝缘层上，实现提升高耐压型氮化镓MOSFET器件的击穿电压的效果。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区区的划分进行举例说明，实际应用中，可以根据需要而将上述功能区分配由不同的掺杂区完成，即将所述装置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。

实施例中的各掺杂区可以集成在一个功能区中，也可以是各个掺杂区单独物理存在，也可以两个或两个以上掺杂区集成在一个功能区中，上述集成的功能区既可以采用同种掺杂离子实现，也可以采用多种掺杂离子共同实现。另外，各掺杂区的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述器件的制备方法中的中掺杂区的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种高耐压型氮化镓MOSFET器件，其特征在于，所述高耐压型氮化镓MOSFET器件包括：

氮化镓衬底；

氮化镓漂移层，设于所述氮化镓衬底的正面；

第一N型掺杂区、第二N型掺杂区以及栅极绝缘层，设于所述氮化镓漂移层上；其中，所述栅极绝缘层呈凹形，且所述第一N型掺杂区、所述第二N型掺杂区分别设于所述栅极绝缘层两侧；

栅极材料层，设于所述栅极绝缘层的凹槽内壁；

第一P型基区以及第一P型掺杂层，设于所述第一N型掺杂区上；

第二P型基区以及第二P型掺杂层，设于所述第二N型掺杂区上；

第一源极掺杂区、第二源极掺杂区，分别设于所述第一P型基区和所述第二P型基区上；

源极金属层，与所述第一P型掺杂层、所述第二P型掺杂层、所述第一源极掺杂区以及所述第二源极掺杂区接触；

电介质层，设于所述源极金属层与所述栅极材料层之间；其中，所述电介质层呈凸形结构，所述电介质层的凸起部位于所述栅极材料层的凹槽内；

漏极金属层，设于所述氮化镓衬底的背面；

多个依次层叠设置的介质场板层，设于所述栅极绝缘层与所述氮化镓漂移层之间；其中，所述介质场板层与所述栅极绝缘层之间的距离与所述介质场板层的宽度呈反比例关系，且每层所述介质场板层内设有隔离金属层。

2.如权利要求1所述的高耐压型氮化镓MOSFET器件，其特征在于，多个依次层叠设置的所述介质场板层呈梯形结构。

3.如权利要求1所述的高耐压型氮化镓MOSFET器件，其特征在于，所述介质场板层的宽度小于或者等于所述栅极绝缘层的宽度。

4.如权利要求1所述的高耐压型氮化镓MOSFET器件，其特征在于，所述隔离金属层与所述栅极绝缘层之间的距离与所述隔离金属层的宽度呈反比例关系。

5.如权利要求1所述的高耐压型氮化镓MOSFET器件，其特征在于，所述介质场板层为高介电材料。

6.如权利要求5所述的高耐压型氮化镓MOSFET器件，其特征在于，所述高介电材料的介电常数大于3。

7.如权利要求1-6任一项所述的高耐压型氮化镓MOSFET器件，其特征在于，每层所述介质场板层的厚度相等。

8.如权利要求1-6任一项所述的高耐压型氮化镓MOSFET器件，其特征在于，相邻的所述介质场板层之间的宽度差值相等。

9.一种高耐压型氮化镓MOSFET器件的制备方法，其特征在于，包括：

在氮化镓衬底的正面形成氮化镓漂移层，并在所述氮化镓漂移层的正面刻蚀形成第一深槽；

重复多次在所述第一深槽内壁形成介质场板层和隔离金属层，并在每次形成所述介质场板层和所述隔离金属层后外延生长所述氮化镓漂移层，以在所述第一深槽内形成多个依次层叠设置的介质场板层；其中，所述介质场板层的宽度逐渐增加，每层所述介质场板层内设有所述隔离金属层；

在所述氮化镓漂移层上形成N型掺杂层，并在所述N型掺杂层上形成P型基区、P型掺杂层以及源极掺杂层；其中，所述源极掺杂层位于所述P型基区上；

在所述源极掺杂层上进行刻蚀形成深入至所述氮化镓漂移层的第二深槽，以将所述源极掺杂层划分为第一源极掺杂区和第二源极掺杂区，将所述P型基区划分为第一P型基区和第二P型基区，将所述N型掺杂层划分为第一N型掺杂区、第二N型掺杂区；

在所述第二深槽的内壁形成栅极绝缘层，并在所述栅极绝缘层的内壁形成栅极材料层；其中，所述栅极绝缘层和所述栅极材料层均呈凹形结构；

在所述栅极材料层上形成电介质层；其中，所述电介质层呈凸形结构，所述电介质层的凸起部位于所述栅极材料层的凹槽内；

形成与所述第一P型掺杂层、所述第二P型掺杂层、所述第一源极掺杂区以及所述第二源极掺杂区接触的源极金属层；其中，所述电介质层的底部位于所述源极金属层的凹槽内；

在所述氮化镓衬底的背面形成漏极金属层。

10.一种芯片，其特征在于，所述芯片内集成如权利要求1-8任一项所述的高耐压型氮化镓MOSFET器件；或者包括如权利要求9所述的制备方法制备的高耐压型氮化镓MOSFET器件。

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