CN103871970A - 一种bcd集成工艺 - Google Patents

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Abstract

本发明公开了一种BCD集成工艺，包括以下步骤：选择N型轻掺杂厚外延衬底；在N型厚外延衬底上形成P型埋层；在P型埋层上生长N型薄外延层；N阱注入；P阱注入；推阱和场氧生长；注入、退火形成P型轻掺杂顶层；或者，注入、退火形成p型场区；栅氧生长；多晶硅栅形成；源漏形成。采用本发明所述工艺制作CMOS、DMOS器件和寄生PNP晶体管器件，可降低器件的导通电阻，提升产品性能，还可以节省横向的耐压长度，从而节省芯片面积，降低制造成本，并能实现VDMOS与LDMOS的并联使用。

Description

一种BCD集成工艺
技术领域
本发明涉及一种BCD集成工艺，尤其涉及一种采用N型衬底的BCD集成工艺。
背景技术
BCD是一种单片集成工艺技术，这种技术能够在同一芯片上制作CMOS、DMOS器件和寄生PNP晶体管器件，称为BCD工艺或BCD集成工艺。上述CMOS（Complementary Metal Oxide Semiconductor）是一种互补金属氧化物半导体；DMOS与CMOS器件结构类似，也有源、漏、栅等电极，但是漏端击穿电压高，主要有两种类型，垂直双扩散金属氧化物半导体场效应管VDMOSFET（vertical double-diffused MOSFET）和横向双扩散金属氧化物半导体场效应管LDMOSFET（lateral double-dif fused MOSFET）。寄生PNP晶体管器件即PNP型晶体管，是由2块P型半导体中间夹着1块N型半导体所组成的三极管。
传统的BCD集成工艺采用的是在P型衬底上生长N型外延层的BCD工艺，其简易工艺流程如下：
（1）在P型衬底上做N型埋层；
（2）生长N型外延；
（3）局部氧化隔离和阱的形成；
（4）栅氧和多晶硅生长；
（5）源漏形成；
（6）层间介质和金属互连线；
（7）钝化层形成。
上述传统的BCD集成工艺形成的器件导通电阻高，其性能受到很大限制，且横向的耐压长度较长，浪费了芯片面积，提高了制造成本。
发明内容
本发明的目的就在于为了解决上述问题而提供一种采用N型衬底的低成本、高性能的BCD集成工艺。
本发明通过以下技术方案来实现上述目的：
一种BCD集成工艺，包括以下步骤：
（1）选择N型轻掺杂厚外延衬底；
（2）在N型厚外延衬底上形成P型埋层；
（3）在P型埋层上生长N型薄外延层；
（4）N阱注入；
（5）P阱注入；
（6）推阱和场氧生长；
（7）注入、退火形成P型轻掺杂顶层；或者，注入、退火形成p型场区；
（8）栅氧生长；
（9）多晶硅栅形成；
（10）源漏形成。
具体地，所述步骤（2）中，通过在N型厚外延衬底上注入原子量为11的硼离子（即B11）来形成P型埋层，注入后通过硅的局部氧化生长厚氧化层，然后再全部刻蚀掉此厚氧化层；所述步骤（3）中，通过化学气相淀积法在P型埋层上生长N型薄外延层；所述步骤（4）中，通过高能、双电荷磷注入来形成N阱；所述步骤（5）中，通过高能注入原子量为11的硼离子来形成P阱；所述步骤（7）中，通过在N阱注入原子量为11的硼离子来形成P型轻掺杂顶层，或者通过注入二氟化硼离子（即BF2）来形成p型场区；所述步骤（8）中，通过干湿干生长栅氧化层150A；所述步骤（9）中，通过低压化学气相淀积法生长N型多晶硅，形成多晶硅栅；所述步骤（10）中，对于NMOS（N-Mental-Oxide-Semiconductor，N型金属-氧化物-半导体），形成N型重掺杂源漏区，对于PMOS（指n型衬底、p沟道，靠空穴的流动运送电流的MOS管，全称：positive channel Metal Oxide Semiconductor），形成P型重掺杂源漏区。
本发明的有益效果在于：
采用本发明所述工艺制作CMOS、DMOS器件和寄生PNP晶体管器件，可降低器件的导通电阻，提升产品性能，还可以节省横向的耐压长度，从而节省芯片面积，降低制造成本，并能实现VDMOS（垂直双扩散金属-氧化物半导体场效应晶体管）与LDMOS（横向扩散金属氧化物半导）的并联使用。
具体实施方式
下面结合实施例对本发明作进一步说明：
实施例1：
采用本工艺制作DMOS器件，包括以下步骤：
（1）选择N型轻掺杂厚外延衬底；
（2）通过在N型厚外延衬底上注入B11形成P型埋层，注入后通过硅的局部氧化生长厚氧化层，然后再全部刻蚀掉此厚氧化层；
（3）通过化学气相淀积法在P型埋层上生长N型薄外延层；
（4）通过高能、双电荷磷注入来形成N阱；
（5）通过高能B11注入来形成P阱；
（6）推阱和场氧生长；
（7）在N阱注入B11，退火后形成P型轻掺杂顶层；
（8）通过干湿干生长栅氧化层150A，完成栅氧生长，栅氧化层的厚度是通过MOS击穿电压和阈值电压要求确定的；
（9）通过低压化学气相淀积法生长N型多晶硅，形成多晶硅栅；
（10）对于NMOS，形成N型重掺杂源漏区，对于PMOS，形成P型重掺杂源漏区；
（11）然后淀积正硅酸乙酯作为层间介质；
（12）制作铝金属接触电极；
（13）最后通过PETEOS和PESIN作为钝化层，其中，PETEOS是指采用PECVD（Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积）的方式，以TEOS为原材料，来生长出来的硅氧化层薄膜，PESIN是指采用PECVD的方式来生长出来的氮化硅薄膜。
实施例2：
采用本工艺制作CMOS器件，包括以下步骤：
（1）选择N型轻掺杂厚外延衬底；
（2）通过在N型厚外延衬底上注入B11形成P型埋层，注入后通过硅的局部氧化生长厚氧化层，然后再全部刻蚀掉此厚氧化层；
（3）通过化学气相淀积法在P型埋层上生长N型薄外延层；
（4）通过高能、双电荷磷注入来形成N阱；
（5）通过高能B11注入来形成P阱；
（6）推阱和场氧生长；
（7）在N阱注入BF2、退火形成p型场区；
（8）通过干湿干生长栅氧化层150A，完成栅氧生长，栅氧化层的厚度是通过MOS击穿电压和阈值电压要求确定的；
（9）通过低压化学气相淀积法生长N型多晶硅，形成多晶硅栅；
（10）对于NMOS，形成N型重掺杂源漏区，对于PMOS，形成P型重掺杂源漏区；
（11）然后淀积正硅酸乙酯作为层间介质；
（12）制作铝金属接触电极；
（13）最后通过PETEOS和PESIN作为钝化层。
结合实施例2，用本发明所述工艺制造寄生PNP晶体管器件时，其它步骤与实施例2相同，不同在于：步骤（4）的N阱作为PNP的基区，步骤（5）的P阱作为PNP的集电区，步骤（9）中形成的是基极，步骤（10）形成的是集电极和发射极。
上述实施例只是本发明的较佳实施例，并不是对本发明技术方案的限制，只要是不经过创造性劳动即可在上述实施例的基础上实现的技术方案，均应视为落入本发明专利的权利保护范围内。

Claims (2)

1.一种BCD集成工艺，其特征在于：包括以下步骤：
（1）选择N型轻掺杂厚外延衬底；
（2）在N型厚外延衬底上形成P型埋层；
（3）在P型埋层上生长N型薄外延层；
（4）N阱注入；
（5）P阱注入；
（6）推阱和场氧生长；
（7）注入、退火形成P型轻掺杂顶层；或者，注入、退火形成p型场区；
（8）栅氧生长；
（9）多晶硅栅形成；
（10）源漏形成。
2.根据权利要求1所述的BCD集成工艺，其特征在于：所述步骤（2）中，通过在N型厚外延衬底上注入原子量为11的硼离子来形成P型埋层，注入后通过硅的局部氧化生长厚氧化层，然后再全部刻蚀掉此厚氧化层；所述步骤（3）中，通过化学气相淀积法在P型埋层上生长N型薄外延层；所述步骤（4）中，通过高能、双电荷磷注入来形成N阱；所述步骤（5）中，通过高能注入原子量为11的硼离子来形成P阱；所述步骤（7）中，通过在N阱注入原子量为11的硼离子来形成P型轻掺杂顶层，或者通过注入二氟化硼离子来形成p型场区；所述步骤（8）中，通过干湿干生长栅氧化层150A；所述步骤（9）中，通过低压化学气相淀积法生长N型多晶硅，形成多晶硅栅；所述步骤（10）中，对于NMOS，形成N型重掺杂源漏区，对于PMOS，形成P型重掺杂源漏区。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030173624A1 (en) * 2002-02-23 2003-09-18 Fairchild Korea Semiconductor Ltd. High breakdown voltage low on-resistance lateral DMOS transistor
CN102664181A (zh) * 2012-05-15 2012-09-12 上海先进半导体制造股份有限公司 一种超高压bcd半导体工艺以及超高压bcd器件
CN103337498A (zh) * 2013-05-31 2013-10-02 深圳市联德合微电子有限公司 一种bcd半导体器件及其制造方法

Patent Citations (3)

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PB01 Publication
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WD01 Invention patent application deemed withdrawn after publication

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