JPH09503348A - 高い降伏電圧を有する半導体素子 - Google Patents

Abstract

(57)【要約】 本発明は、高い降伏電圧を有する少なくとも１つの横方向の半導体構造部を有し、該半導体構造部は、基板と、該基板に隣接する誘電層）と、該誘電層上に配設される半導体素子の低濃度ドーピングされた半導体領域（６，７）からなり、前記半導体領域は、半導体素子の表面から低濃度ドーピングされた半導体領域内へ突出している半導体素子において、低濃度ドーピングされた半導体領域（１ｂ）における、半導体素子の阻止状態において基板よりも高い電位を有する領域の少なくとも反対側で、前記基板（１ａ）に隣接する誘電層（４）内部に、阻止された構成素子の電界強度を低減する固定電荷が注入されていることを特徴とする。

Description

【発明の詳細な説明】 高い降伏電圧を有する半導体素子 本発明は、高い降伏電圧を有する少なくとも１つの横方向の半導体構造部を有 し、該半導体構造部は、基板と、該基板に隣接する誘電層と、該誘電層上に配設 される半導体素子の低濃度ドーピングされた半導体領域からなり、前記半導体領 域は、半導体素子の表面から低濃度ドーピングされた半導体領域内へ突出してい る半導体素子に関する。 この種の半導体構造は１９９１年の米国“Baltimore”でのISPSD’９１国際シ ンポジウムレポート文献“Extension of the Resurf Principle to Dielectrica lly Isolated Power Devices,”２７頁〜３０頁から公知である。ここでは誘電 体分離形基板上のラテラル形ダイオードの典型的な構造が取り上げられている。 スマートパワーテクノロジの一般的な概念に属するこの種の構造部は、デジタル 制御部とパワー構成素子との間の接続部をなしている。この技術思想はパワー構 成素子における論理機能部と保護機能部と診断機能部の集積化を可能にする。 前述した技術思想の主な観点は、いわゆる半導体ウエハ（以下では単に半導体 とも称する）上に多数のパワー構成素子を集積化することである。この場合個々 の素子は相互に完全に絶縁される。 チップ内に論理回路とパワー構成素子を一緒に配置する構成は１９９１年の“ Baltimore,USA”でのISPSD国際シンポジウムレポート文献“Impact of Dielectr ic Isolation Technology on Power ICs”１６頁〜２１頁に記載されている。多 数の構成素子のもとでの所要の絶縁は、各構成素子が全ての側でその他の隣接す る半導体領域から電気的に絶縁されるように行わなければならない。横方向での 絶縁は通常は構成素子の周りにエッチング処理による溝を形成して行われる。こ の溝は引き続き誘電体で充たされる。この半導体の表面に並行し、垂直方向への 誘電体分離は、阻止方向で負荷されるｐｎ接合部の形成によってか又は例えば酸 化シリコン等の誘電体を用いて行われる。傾向としては明らかに誘電体分離の方 向に向いている。なぜならこの技術思想では寄生素子が避けられ、その他にも耐 障害性の高い簡素な設計仕様が可能だからである。 基板に隣接する誘電層とその上に設けられる半導体領域からなる誘電体分離形 半導体ウエハの製造に対しては種々の方法が公知である。例えばヨーロッパ公開 特許第０３３５７４１号明細書から公知のように、直接接合方式で製造される半 導体ウエハは高電圧構成素子にもっともよく適している。なぜならその種のウエ ハでは誘電層の上に配設される半導体領域の材料特性がもっともよく生かされる からである。 さらにヨーロッパ公開特許第０２１３９７２号明細書からは，ＭＯＳトランジ スタのゲート絶縁体へのイオン注入によって正電荷をゲート絶縁体で形成できる ことが公知である。これは閾値電圧の所期の設定を可能にする。 電気的に絶縁された半導体ウエハ上で達成される構成素子の最大の逆電圧ない し降伏電圧は、一方では埋め込まれた誘電体の絶縁能力によって決まり、他方で はｐｎ接合部と接する表面領域の表面特性によってきまる。表面での絶縁破壊を 回避するためには表面のｐｎ接合領域にいわゆるフィールドプレートが用いられ る。他方では降伏電圧が主に次のことによって制限される。すなわち通常はアー スされている基板と、半導体素子の高電位におかれる高濃度ドーピング領域との 間で全電圧が形成されることによって制限される。これは結果として高い電界強 度に結び付く。一方では、誘電層の上に配設される半導体領域の厚さを増すこと は降伏電圧を高めることに対しての大きな障壁となる。なぜなら厚さが増えるに 従ってエッチング分離処理による横方向の絶縁に対するコストが増し、それに伴 う絶縁材料の充填も難しくなるからである。また他方では高い降伏電圧を得るた めに埋め込まれる誘電体の厚さは任意に増やすことができない。さもないと低過 ぎる熱伝導性のために損出出力の十分な排除ができなくなるからである。これは 一般的に、得られるパラメ ータと構成素子の動作に対する熱的問題に結びつく。 酸化シリコン膜を使用する場合は誘電層の厚さが０．５〜４．５μｍの範囲が 適用可能な範囲である。 ドリフトゾーンの厚さが３０μｍのシリコンからなる半導体における絶縁層分 離形横方向構成素子に対して高い降伏電圧を達成するために様々な手法が試みら れている。例えば基板中の付加的な拡散領域がある。これは絶縁層分離形構成素 子と接合可能である。しかしながらこの手法には技術的にその実現が難しいこと と、その他に良好な絶縁分離を損ねるという欠点がある。 高い降伏電圧を得るための別の公知の手段には、例えばドイツ連邦共和国特許 第３８０６１６４号明細書に開示されている、誘電層との境界面に埋め込み可能 なドーピング領域を注入する手段がある。この手段はこの公報の図２に示されて いる。この実施例によれば、降伏電圧の上昇が比較的少なくその他に誘電層の厚 さにも依存するにもかかわらず、構成素子における電位分離はほぼ良好に行われ る。記録された最大降伏電圧はシリコン層の厚さが２０μｍで６００ボルトであ る。しかしながらこの値では多岐にわたる使用分野には不十分である。 高い降伏電圧を達成するためのさらなる手段は公知文献“Influence of the B ackgate-Voltage on the Breakdownvoltage of SOI Power Devices,Electrochem ical Society Proceedings,Vol.92-7,1992,S.427-432”に記載されている。構成 素子における特に有利な電位分離と、それに伴う降伏電圧の顕著な上昇は、ソー ス−ドレイン電位値の範囲にある電位を基板に印加することによって得られる。 この手段の欠点は、多くの適用例において求められる基板のアースが維持できな いことと、基板の電位が低濃度ドーピングされた半導体層へ集積化された全ての 構成素子にほとんど作用しないことである。 半導体層の厚さが同じか又は比較的薄いもので高い降伏電圧を有しているよう な半導体構造が実現できれば大変有利である。この場合その他の構成素子特性は 損なわれるべきではない。 本発明の課題は、十分に高い降伏電圧と薄い半導体層を有し、技術的にもその 製造が容易な、少なくとも１つの半導体構造を有する半導体素子を提供すること である。この場合付加的な再結合中心の発生は回避される。 前記課題は、請求の範囲第１項の特徴部分に記載の本発明によって解決される 。 本発明の主要部は、基板に隣接する誘電層内部に固定電荷を注入することであ る。この固定電荷は阻止された構成素子内の電界強度を低減する。この固定電荷 の存在によって電圧降下の一部は誘電層内へシフトし、これによって低濃度ドー ピングされた半導体領域の 電界強度の低減と、構成素子の高い降伏電圧が達成される。 本発明によれば有利には,低濃度ドーピングされた半導体領域よりも高い外部 原子濃度を有する第１の導電性特性を有する第１の半導体領域と、ドリフトゾー ン内の第２の半導体領域がさらなる半導体領域として埋め込まれる。この第２の 半導体領域は第２の導電性特性のもとでドリフトゾーンのものよりも高い外部原 子濃度を有し、さらに前記第１の半導体領域外部に存在する。 この種の配置構成はダイオードを形成する。有利には基板電位に対してダイオ ードの逆方向電圧が正の場合には正の電荷が誘電層内に導入される。この誘電層 は横方向に均質で、少なくとも第１と第２の半導体領域の間に配設されている。 この場合半導体構造部は次のように構成してもよい。すなわち第１と第２の半導 体領域を誘電層まで延在させるか又はそれぞれが誘電層との間に間隔をおくよう に構成してもよい。 別の有利な実施形態では、誘電層内の（正の）電荷が少なくとも第１と第２の 半導体領域の間で次のように配設される。すなわちそれらの濃度が、基板に対し て最大の電位差を有する半導体領域の下方で最大となり横方向に増加間隔が低減 するように配設される。 本発明による半導体構成素子の別の有利な実施例は従属請求項に記載される。 実施例の説明 次に本発明を図面に基づき以下に詳細に説明する。 図１はダイオードと横方向の分離構造を有する従来の半導体構造部を示した図 である。 図２は比較的高い降伏電圧のダイオードと横方向の分離構造を有する従来の半 導体構造部を示した図である。 図３は、誘電層内に横方向に均質に分散された固定電荷と、第１実施形態のダ イオードを有する半導体構造部の断面図である。 図４は、誘電層内に横方向に均質に分散された固定電荷と、第２実施形態のダ イオードを有する半導体構造部の断面図である。 図５は、誘電層内に横方向に不均質に分散された固定電荷と、第１実施形態の ダイオードを有する半導体構造部の断面図である。 図６は、誘電層内に横方向に不均質に分散された固定電荷と、第２実施形態の ダイオードを有する半導体構造部の断面図である。 図１に示されている従来技術による配置構成は、シリコン基板１ａとｎ^-シリ コン基板１ｂの接合部により直接接合方式で形成される半導体構造部１からなっ ている。この半導体構造部１は接合境界面３に形成される酸化膜２を有している 。この酸化膜２は以下の明細書では誘電層２とも称する。横方向の分離層に対し てはｎ^-基板１ｂの一部が溝として少なくとも酸化膜２までエッチング処理され る。それにより島状のｎ^-層４が形成される。この溝は酸化膜５と、多結晶シリ コンからなる層６によって充填される。ｎ^-層４内にはｐ⁺層８がｐ^-層９に囲ま れて配設されており、これによってダイオードが形成されている。 ｎ^-層の表面部分にはｎ⁺層１０が良好な接合性のために形成されている。基板 １ａにおける電位は通常は０Ｖにおかれ、薄い酸化膜は比較的高い誘電率を有し ているので、ダイオードに印加される逆方向電圧の最大部分はｎ⁺層１０の下方 の空乏層に位置する。これにより生じる不所望な電界の分散は、ドイツ連邦共和 国特許第３８０６１６４号明細書、１９９１年のバルチモアでのISPSD会議レポ ートの論文“Impact of Dielectric Isolation Technology on Power ICs”１６ 頁〜２１頁に記載されている。 図２に示されているドイツ連邦共和国特許第３８０６１６４号明細書によるダ イオードの配置構成は、図１に示された構成と類似しているが、ここでは付加的 にｎドーピング領域７ａがシリコン層４の底面部分に形成され、さらに高濃度ド ーピング領域７ｂが層４の周囲に形成されている。 これらの層の適切なドーピングが施されダイオードに逆方向電圧が印加された 場合には底面部分の上の層７ａが空乏化する。この場合横方向では電位差が生じ る。この電位差は電極ＡとＫの間で分圧を生ぜしめる。これにより印加された電 圧の一部は酸化膜２によって受け取られる。しかしながら横方向で生ぜしめられ る電位差は、次のことによって制限される。すなわち層７ａ内のドーピング濃度 の上昇と共に直ちに完全な空乏化がもはや生じなくなり、領域８の下方の電界が 急速に上昇することによって制限される。 その上さらにこの手段の技術的な実現には問題が生じる。なぜなら領域７ａは 、構成素子構造部（領域５，６，７ｂ，８，９，１０）の形成前に形成されなけ ればならず、そのため許容されるプロセス温度にも制約が生じるからである。さ もなければ領域７ａが不所望に拡散されてしまうからである。 以下の本発明の実施例では簡素化のためにそれぞれのダイオード構造部を中心 に説明する。この場合わかりやすくするために図面では固定電荷を誘電層の中心 に示している。 しかしながら本発明はその他の全てのユニポーラ構成素子やバイポーラ構成素 子に使用できるものである。例えばドーピング領域ｎとｐは入れ換えることも可 能である。また構成素子は必ずしも対称的に設計される必要はなく、分離溝によ る横方向の分離も実施することができる。 さらに全ての構成素子では、表面電界強度の低減のための公知手段（例えば抵 抗フィールドプレートやフ ィールドプレート等）が可能であり、あるいは低濃度ドーピング領域（ＪＴＥ） の使用も考えられる。誘電体としては２酸化シリコン以外の材料も使用可能であ る。例えば熱的手法又は析出方法毎に表面に被着されるＳｉ₃Ｎ₄,Ａｌ₂Ｏ₃,ＡＩ Ｎ等も使用可能である。 図３に示されている配置構成は、シリコン基板１ａと、ｎ^-ドーピング基板１ ｂの直接接合方式による接合によって形成された半導体構造部１からなる。この 半導体構造部１はシリコン基板１ａの表面に形成された誘電層４、例えば酸化膜 と、その上に存在するｎ^ー層１ｂを有している。 誘電層４においては、例えば直接接合過程前のイオン注入によって被着される 、横方向に均質の固定の正電荷が層５内に存在する。ｎ^-層１ｂには第１の導電 性特性の第１の半導体領域が設けられている。これはｎ^-層１ｂよりも高い外部 原子濃度を有している。この第１の半導体領域は、ｐ⁺層６である。これにより ダイオードが形成される。 ｎ^-層１ｂの沿面部分にはｐ⁺層６とは別個に第２の半導体領域としてｎ⁺層７ が良好なコンタクトのために形成される。この半導体の表面は酸化膜８によって 保護される。前記ｐ⁺層６はアノードＡとしてコンタクトし、ｎ⁺層７はカソード としてコンタクトする。 正の逆方向電圧がダイオードのカソードに印加された場合には、アースされた 基板のもとにｎ⁺層７とシリコン基板１ａの表面３との間で完全な電位差が形成 される。正電荷５は誘電層４内で垂直方向に電圧降下を引き起こす。それにより ｎ^-層１ｂ内の電界強度はｎ⁺層７の下方で低減される。 図４に示されている配置構成は図３に示されている配置構成と次の点で異なっ ている。すなわちｐ⁺層６とｎ⁺層７が誘電層４まで延在している点で異なってい る。この実施形態ではカソード下方の電圧降下が実質的に完全に誘電層４内部に シフトする。この場合は正電荷５が、ｎ⁺層７の湾曲部における電界強度の低減 を同時に引き起こす。これにより降伏電圧の著しい引き上げが達成される。 図５に示された配置構成は図３に示されている配置構成と次の点で異なってい る。すなわち誘電層４内の正電荷５の濃度が、ｎ⁺層７の下方で最大となり、ｐ⁺ 層６の下方では最低となっている点で異なっている。この実施形態では、ｐ⁺層 ６下方のｎ^-層１ｂにおける電位を同時に上昇させることなく、ｎ⁺層７の下方で 誘電層４内に高い電圧差を引き入れることが達成される。このようにしてｎ^-層 １ｂにおける非常に有利な電位分散を得ることができる。 図６に示された配置構成は図５に示されている配置構成と次の点で異なってい る。すなわちｐ⁺層６とｎ⁺ 層７が誘電層４まで延在している点で異なっている。この実施形態では、カソ ード下方の電圧降下が逆方向動作の際に実質的に完全に誘電層４内部へシフトさ れる。 この場合ｎ^-層１ｂ内の横方向の電界強度の経緯は正電荷５の横方向の分散に より設定することができる。それによりダイオードの降伏電圧に対するほぼ理想 的な特性が達成可能である。導通動作においては固定正電荷の存在によりｎ^-層 １ｂ内の負の電荷キャリヤが影響を受ける。これは同時に導通抵抗の所望の低減 に結び付く。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ Ｈ０１Ｌ 29/866

Claims (1)

1. 【特許請求の範囲】 １．高い降伏電圧を有する少なくとも１つの横方向の半導体構造部を有し、該 半導体構造部は、基板（１ａ）と、該基板（１ａ）に隣接する誘電層（４）と、 該誘電層（４）上に配設される半導体素子の低濃度ドーピングされた半導体領域 （６，７）からなり、前記半導体領域（６，７）は、半導体素子の表面から低濃 度ドーピングされた半導体領域（１ｂ）内へ突出している半導体素子において、 低濃度ドーピングされた半導体領域（１ｂ）における、半導体素子の阻止状態 において基板よりも高い電位を有する領域の少なくとも反対側で、前記基板（１ ａ）に隣接する誘電層（４）内部に、阻止された構成素子の電界強度を低減する 固定電荷が注入されていることを特徴とする、高い降伏電圧を有する半導体素子 。 ２．表面から低濃度ドーピングされた半導体領域（１ｂ）内へ第１の半導体領 域（６）と第２の半導体領域（７）が埋め込まれており、前記第１の半導体領域 （６）は、前記低濃度ドーピングされた半導体領域（１ｂ）よりも高い外部原子 濃度を有する第１の導電性特性を有しており、前記第２の半導体領域（７）は、 前記低濃度ドーピングされた半導体領域（１ｂ）よりも高い外部原子濃度を有す る第２の導電性特性を有し 、さらに前記第１の半導体領域（６）の外部に存在する、請求の範囲第１項記載 の半導体素子。 ３．前記固定電荷は、層（５）内で横方向に均質に配設されている、請求の範 囲第１項又は２項記載の半導体素子。 ４．前記誘電層（４）内の固定電荷は、阻止動作状態で基板（１ａ）よりも高 い電位差を有する領域の下方で最大濃度におかれ、さらに該濃度は低い電位差を 有する領域に向かって横方向で徐々に低減している、請求の範囲第１項又は２項 記載の半導体素子。 ５．前記半導体としてシリコンが使用される、請求の範囲第１項〜４項いずれ か１項記載の半導体素子。 ６．前記誘電層（４）は、ＡＩＮ，ＢＮ，Ｓｉ₃Ｎ₄，ＳｉＯ₂か又はこれらの 材料の組み合わせからなる、請求の範囲第１項〜４項いずれか１項記載の半導体 素子。 ７．前記固定電荷は、正の電荷である、請求の範囲第１項〜６項いずれか１項 記載の半導体素子。 ８．前記固定電荷は、誘電層（４）の非化学量論的組成によって引き起こされ る、請求の範囲第１項〜７項いずれか１項記載の半導体素子。 ９．前記誘電層（４）内の固定電荷は、高エネルギ粒子の照射によって引き起 こされる、請求の範囲第１項〜第７項いずれか１項記載の半導体素子。 10．前記正の固定電荷は、正イオンの注入によって 供給される、請求の範囲第７項記載の半導体素子。 11．前記正イオンはセシウムイオンである、請求の範囲第１０項記載の半導体 素子。 12．前記正イオンは、ヨウ素イオンである、請求の範囲第１０項記載の半導体 素子。 13．前記正イオンは、硼素イオンである、請求の範囲第１０項記載の半導体素 子。 14．前記正イオンは、珪素イオンである、請求の範囲第１０項記載の半導体素 子。