JPH0622278B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0622278B2 JPH0622278B2 JP60206812A JP20681285A JPH0622278B2 JP H0622278 B2 JPH0622278 B2 JP H0622278B2 JP 60206812 A JP60206812 A JP 60206812A JP 20681285 A JP20681285 A JP 20681285A JP H0622278 B2 JPH0622278 B2 JP H0622278B2
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高密度化，微細化に有利な相補形絶縁ゲート
型トランジスタの半導体装置に関する。
型トランジスタの半導体装置に関する。
従来の技術 集積回路の代表である半導体メモリ、とくにダイナミッ
クランダムアクセスメモリ（以後、ｄ−ＲＡＭと略記
す）の高密度化は極めて著しい。その高密度化は、各構
成要素の微細化に達成されるが、容量の増大あるいは高
速化に伴なう消費電力の増加と、微細化や大型チップ化
に伴なう干渉雑音に起因する誤動作の発生や動作余裕不
足などを軽減するために相補形MOSFET （以下CMOS−Ｆ
ＥＴと略記す）が主要な構成要素になりつつある。
クランダムアクセスメモリ（以後、ｄ−ＲＡＭと略記
す）の高密度化は極めて著しい。その高密度化は、各構
成要素の微細化に達成されるが、容量の増大あるいは高
速化に伴なう消費電力の増加と、微細化や大型チップ化
に伴なう干渉雑音に起因する誤動作の発生や動作余裕不
足などを軽減するために相補形MOSFET （以下CMOS−Ｆ
ＥＴと略記す）が主要な構成要素になりつつある。
代表的なCMOS-FETを用いたインバータを第６図に示す。
ｎ基板６０１上にｐウェル領域６０２を形成し、ｎ基板
６０１表面にソースのp+領域６０３、ドレインのp+領域
６０４、絶縁ゲート電極６０５がpMOS（ｐチャネルMOSF
ET の略）を構成し、ｐウェル領域６０２表面に、ソー
スのn+領域606、ドレインのn+領域６０７、絶縁ゲ-ト電極
６０８がnMOS（ｎチャネルMOSFET の略）を構成し、ゲ
ート電極６０５と６０８が接続されて入力となり、ドレ
インのp+領域６０４とドレインのn+領域６０７が接続さ
れて出力となる。ソースのp+領域６０３はｐ基板６０１
の電位設定も行なうチャネルストッパーのn+領域６０９
と接しており電源電圧ＶＤＤが印加され、ソースのn+領
域６０６は、ｐウェル６０２の電位設定も行なうチャネ
ルストッパーのp+領域６１０と接しており電源電圧Ｖ
ＳＳが印加される（但し ＶＤＤ＞ＶＳＳ）。
６０１表面にソースのp+領域６０３、ドレインのp+領域
６０４、絶縁ゲート電極６０５がpMOS（ｐチャネルMOSF
ET の略）を構成し、ｐウェル領域６０２表面に、ソー
スのn+領域606、ドレインのn+領域６０７、絶縁ゲ-ト電極
６０８がnMOS（ｎチャネルMOSFET の略）を構成し、ゲ
ート電極６０５と６０８が接続されて入力となり、ドレ
インのp+領域６０４とドレインのn+領域６０７が接続さ
れて出力となる。ソースのp+領域６０３はｐ基板６０１
の電位設定も行なうチャネルストッパーのn+領域６０９
と接しており電源電圧ＶＤＤが印加され、ソースのn+領
域６０６は、ｐウェル６０２の電位設定も行なうチャネ
ルストッパーのp+領域６１０と接しており電源電圧Ｖ
ＳＳが印加される（但し ＶＤＤ＞ＶＳＳ）。
発明が解決しようとする問題点 この様なCMOS-FETの高密度化・微細化を進める際、次の
３つの問題点を克服する事が必要である。
３つの問題点を克服する事が必要である。
〔第１の問題点〕ラッチ・アップ（原因：寄生サイリス
タ） 従来のCMOS-FETの構造そのものが、本質的に寄生サイリ
スタを構成する。第６図(a)に示した様に、横形pnpトラ
ンジスタTr1とTr3は、それぞれ、pMOSのソースのp+領域
６０３及びドレインのp+領域６０４をエミッタ、ｎ基板
６０１をベース、ｐウェル領域６０２をコレクタとして
いる。
タ） 従来のCMOS-FETの構造そのものが、本質的に寄生サイリ
スタを構成する。第６図(a)に示した様に、横形pnpトラ
ンジスタTr1とTr3は、それぞれ、pMOSのソースのp+領域
６０３及びドレインのp+領域６０４をエミッタ、ｎ基板
６０１をベース、ｐウェル領域６０２をコレクタとして
いる。
又、縦形npnトランジスタTr2とTr4は、それぞれ、nMOS
のソースのn+領域６０６、ドレインのn+領域６０７をエ
ミッタ、ｐウェル領域６０２をベース、ｎ基板６０１を
コレクタとしている。
のソースのn+領域６０６、ドレインのn+領域６０７をエ
ミッタ、ｐウェル領域６０２をベース、ｎ基板６０１を
コレクタとしている。
これらのトランジスタのベースにバイアスを与える抵抗
はＲ1，Ｒ3であるが、第６図(a)に示すように、n+領域
６０９とｎ基板６０１及びp+領域６１０とｐウェル領域
６０２との間の抵抗で、各拡散層の極く近傍に形成され
る分布定数抵抗と考えられる。又、CMOS（CMOS-FET の
略）では、通常ＶＤＤ及びＶＳＳ電極となるn+領域６０
９及びp+領域６１０を夫々pMOSのソースのp+領域603及
びnMOSのソースのn+領域６０６に隣接して形成するた
め、このＲ1，Ｒ3は極めて低抵抗であるのが普通であ
る。
はＲ1，Ｒ3であるが、第６図(a)に示すように、n+領域
６０９とｎ基板６０１及びp+領域６１０とｐウェル領域
６０２との間の抵抗で、各拡散層の極く近傍に形成され
る分布定数抵抗と考えられる。又、CMOS（CMOS-FET の
略）では、通常ＶＤＤ及びＶＳＳ電極となるn+領域６０
９及びp+領域６１０を夫々pMOSのソースのp+領域603及
びnMOSのソースのn+領域６０６に隣接して形成するた
め、このＲ1，Ｒ3は極めて低抵抗であるのが普通であ
る。
一方、トランジスタTr1とTr2のエミッタ抵抗Ｒ2，Ｒ
4は、従来無視されていたが、寄生サイリスタのターン
・オン現象を考える時には無視できない（参考文献：京
増他“CMOS ICのラッチアップ”電子通信学会 論文誌
vol J61-C，No.２ ｐ．106〜113（１９７８））。
4は、従来無視されていたが、寄生サイリスタのターン
・オン現象を考える時には無視できない（参考文献：京
増他“CMOS ICのラッチアップ”電子通信学会 論文誌
vol J61-C，No.２ ｐ．106〜113（１９７８））。
第６図(b)は、寄生サイリスタを表わす従来の等価回路
であり、第６図(c)は、より厳密な等価回路である。第
６図(c)をもとに、CMOS寄生サイリスタのターン・オン
条件を明らかにする前に、ターン・オンの様子を第６図
(d)，(e)を用いて説明する。
であり、第６図(c)は、より厳密な等価回路である。第
６図(c)をもとに、CMOS寄生サイリスタのターン・オン
条件を明らかにする前に、ターン・オンの様子を第６図
(d)，(e)を用いて説明する。
第６図(d)において、出力端子にＶＮ＞ＶＤＤが雑音電
圧として印加された場合、出力端子に接続されたトラン
ジスタTr3のベース・エミッタ間が順バイアスされ、Tr3
がオン状態になり、雑音電流が矢印Ａの様にTr2のベー
ス抵抗Ｒ3 を通ってＶＳＳに流れこむ。この結果、Tr2
がオン状態となり、矢印Ｂの様にＶＤＤからTr1のベー
ス抵抗Ｒ1 を通って電流が流れ、Tr1 もオン状態とな
る。更に、Tr1のコレクタ電流（矢印ｃ）によってTr2の
ベースが再びバイアスされる。結局、トランジスタ
Tr1，Tr2とから成る閉ループ回路に正帰還がかかり、雑
音電圧がなくなっても電源端子ＶＤＤとＶＳＳ間に定常
電流が流れ、ラッチ・アップとなる。
圧として印加された場合、出力端子に接続されたトラン
ジスタTr3のベース・エミッタ間が順バイアスされ、Tr3
がオン状態になり、雑音電流が矢印Ａの様にTr2のベー
ス抵抗Ｒ3 を通ってＶＳＳに流れこむ。この結果、Tr2
がオン状態となり、矢印Ｂの様にＶＤＤからTr1のベー
ス抵抗Ｒ1 を通って電流が流れ、Tr1 もオン状態とな
る。更に、Tr1のコレクタ電流（矢印ｃ）によってTr2の
ベースが再びバイアスされる。結局、トランジスタ
Tr1，Tr2とから成る閉ループ回路に正帰還がかかり、雑
音電圧がなくなっても電源端子ＶＤＤとＶＳＳ間に定常
電流が流れ、ラッチ・アップとなる。
同様に、第６図(e)において出力端子にＶＮ′＜ＶＳＳ
が雑音電圧として印加された場合、Tr4のベース・エミ
ッタ間が順バイアスされTr4がオン状態になり、雑音電
流が矢印Ｄの様にＶＤＤからTr1のベース抵抗Ｒ1 を通
って出力端子に流れこむ。この結果、Tr1がオン状態と
なり、矢印Ｃの様にＶＤＤからTr2のベース抵抗Ｒ2 を
通って電流が流れ、Tr2もオン状態となる。さらにTr2の
コレクタ電流（矢印Ｂ）によりTr1のベースが再びバイ
アスされるという正帰還がかかりラッチ・アップとな
る。
が雑音電圧として印加された場合、Tr4のベース・エミ
ッタ間が順バイアスされTr4がオン状態になり、雑音電
流が矢印Ｄの様にＶＤＤからTr1のベース抵抗Ｒ1 を通
って出力端子に流れこむ。この結果、Tr1がオン状態と
なり、矢印Ｃの様にＶＤＤからTr2のベース抵抗Ｒ2 を
通って電流が流れ、Tr2もオン状態となる。さらにTr2の
コレクタ電流（矢印Ｂ）によりTr1のベースが再びバイ
アスされるという正帰還がかかりラッチ・アップとな
る。
なお、第６図(d)の等価回路でＶＮ′が印加された場合
にもTr4がオン状態になり、第６図(e)でＶＮが印加され
れば、Tr3がオン状態となる。但し、Ｒ1とＲ3の大小に
よってどちらが生じ易いかに差が出たと考えられる。
にもTr4がオン状態になり、第６図(e)でＶＮが印加され
れば、Tr3がオン状態となる。但し、Ｒ1とＲ3の大小に
よってどちらが生じ易いかに差が出たと考えられる。
第６図(c)をもとにターン・オン条件を求める。トラン
ジスタTr1，Tr2の順方向バイアンをＶF，電流増幅率を
α，コレクタ飽和電流をＩC ，ベース電流をＩB ，サイ
リスタのゲート・トリガ電流をＩg ，アノード電流をＩ
A とすると、 但し、 従ってターン・オン条件（Ｂ＝０）は 第６図(b)の様な、従来の等価回路では、Ｒ1，Ｒ3→∞
及び、Ｒ2，Ｒ4→０としており、(2)式は、 α1＋α2＝１ ………………………(3) となる。（なお、Ｒ1，Ｒ3→∞又はＲ2，Ｒ4→０のいず
れかが成立つ場合も、(3)式が導びかれる。） なお、Tr1，Tr2のβ（＝α／(1-α））を用いると(3)式
は、 β1×β2＝１ ………………………(4) とも書ける。
ジスタTr1，Tr2の順方向バイアンをＶF，電流増幅率を
α，コレクタ飽和電流をＩC ，ベース電流をＩB ，サイ
リスタのゲート・トリガ電流をＩg ，アノード電流をＩ
A とすると、 但し、 従ってターン・オン条件（Ｂ＝０）は 第６図(b)の様な、従来の等価回路では、Ｒ1，Ｒ3→∞
及び、Ｒ2，Ｒ4→０としており、(2)式は、 α1＋α2＝１ ………………………(3) となる。（なお、Ｒ1，Ｒ3→∞又はＲ2，Ｒ4→０のいず
れかが成立つ場合も、(3)式が導びかれる。） なお、Tr1，Tr2のβ（＝α／(1-α））を用いると(3)式
は、 β1×β2＝１ ………………………(4) とも書ける。
(4)式より、寄生サイリスタのターン・オンを防止する
にはTr1，Tr2のβをできるだけ小さくする必要がある。
にはTr1，Tr2のβをできるだけ小さくする必要がある。
代表的なCMOSラッチ・アップ防止方法を表１に示すが、
微細化を進める場合、（例Ａ）を除いてラッチ・アップ
を完全に防止する事は不可能である。なお、(2)式から
(3)，(4)式が例え成立しても Ｒ2≫Ｒ1， Ｒ2≫Ｒ4 ……………(5) が成立すれば、ラッチ・アップは生じなくなるが、CMOS
自の動作範囲が、Ｒ2，Ｒ4の電圧降下のため狭くなり、
動作性能が低下してしまうため採用できない。尚、第７
図は表１の例Ａ〜Ｅに対応したCMOS断面構造を示すもの
である。
微細化を進める場合、（例Ａ）を除いてラッチ・アップ
を完全に防止する事は不可能である。なお、(2)式から
(3)，(4)式が例え成立しても Ｒ2≫Ｒ1， Ｒ2≫Ｒ4 ……………(5) が成立すれば、ラッチ・アップは生じなくなるが、CMOS
自の動作範囲が、Ｒ2，Ｒ4の電圧降下のため狭くなり、
動作性能が低下してしまうため採用できない。尚、第７
図は表１の例Ａ〜Ｅに対応したCMOS断面構造を示すもの
である。
以上のように、ラッチアップを原理的になくする様な、
根本的な対策を、従来技術の範囲内で実現する様な提案
はなされていない。
根本的な対策を、従来技術の範囲内で実現する様な提案
はなされていない。
〔第２の問題点〕ホット・キャリア効果（原因：高電
界） 一般にMOSFET の高密度化すなわち微細化は通常“比例
縮小則”（スケーリング則ともいう）を設計手法に用い
て実施される。ところが、システム側からの電源電圧を
ＴＴＬレベルに合わせたという要求と、高性能を第１に
考える回路では高い電圧で動作させたいという希望があ
るため、電源電圧だけは比例縮小されない事が多い。
界） 一般にMOSFET の高密度化すなわち微細化は通常“比例
縮小則”（スケーリング則ともいう）を設計手法に用い
て実施される。ところが、システム側からの電源電圧を
ＴＴＬレベルに合わせたという要求と、高性能を第１に
考える回路では高い電圧で動作させたいという希望があ
るため、電源電圧だけは比例縮小されない事が多い。
電源電圧を下げずに微細化したMOSFET においては、ゲ
ート長，ゲート酸化膜，ソース・ドレイン接合深さの縮
少化と、チャネル部分の不純物濃度の増大により、素子
内部の電界が上昇する。
ート長，ゲート酸化膜，ソース・ドレイン接合深さの縮
少化と、チャネル部分の不純物濃度の増大により、素子
内部の電界が上昇する。
この高電界によりチャネル中を流れる電子はホットにな
り、ドレイン７０３の近傍で、第８図(a)の様に衝突電
離を引き起こし、多数の電子・正孔対を生成する。この
発生したキャリアのうち、一部は酸化膜７０４界面へ向
かい、酸化膜７０４内へ注入され、一部が捕獲された
り、界面準位を生成する。注入電子のうち大きいエネル
ギーを持つものはゲート酸化膜を透過し、ゲート電極７
０５に達してゲート電流となる。
り、ドレイン７０３の近傍で、第８図(a)の様に衝突電
離を引き起こし、多数の電子・正孔対を生成する。この
発生したキャリアのうち、一部は酸化膜７０４界面へ向
かい、酸化膜７０４内へ注入され、一部が捕獲された
り、界面準位を生成する。注入電子のうち大きいエネル
ギーを持つものはゲート酸化膜を透過し、ゲート電極７
０５に達してゲート電流となる。
他方、生成された正孔のうち、基板７０１へ流れるもの
は基板電流Ｉsubとなる。この基板電流Ｉsubはソースの
n+領域７０２近傍の基板電圧を増大させ、ソース〜基板
電圧がほぼ０．６Ｖになるとソース・基板間の接合は順
方向にバイアスされ、電子がソースのn+領域７０２から
ｐ基板701に注入される。この結果、第８図(b)のように
ソースのn+領域７０２、ｐ基板７０１、ドレインのn+領
域７０３はn-p-n バイポーラトランジスタと同じ動作
を示し、ドレイン降伏電圧ＢＶＤｓｕｂより小さなドレ
イン・ソース間降伏電圧ＢＶＤＳが支配的になる。これ
を次に示す。
は基板電流Ｉsubとなる。この基板電流Ｉsubはソースの
n+領域７０２近傍の基板電圧を増大させ、ソース〜基板
電圧がほぼ０．６Ｖになるとソース・基板間の接合は順
方向にバイアスされ、電子がソースのn+領域７０２から
ｐ基板701に注入される。この結果、第８図(b)のように
ソースのn+領域７０２、ｐ基板７０１、ドレインのn+領
域７０３はn-p-n バイポーラトランジスタと同じ動作
を示し、ドレイン降伏電圧ＢＶＤｓｕｂより小さなドレ
イン・ソース間降伏電圧ＢＶＤＳが支配的になる。これ
を次に示す。
但し Ｌ：チャネル長， ＬＤ：拡散長． (6)式からＬの減少と共にＢＶＤＳの減少する事が分か
る。
る。
〔Ref:E.Sun et al 1978アイイーディーエム テクニカ
ル ダイジェスト（IEDE Technical Digest)，ｐ．478
〜〕 この様な、ｐｎ接合の高電界が原因となってホットキャ
リアの発生を防ぐために高耐圧構造（例えば Low Dope
d Drain，略してＬＤＤ構造）の工夫が試みられている
が、必らずしても有効ではなく高電界発生そのものを低
減するような根本的な対策は提案されていない。
ル ダイジェスト（IEDE Technical Digest)，ｐ．478
〜〕 この様な、ｐｎ接合の高電界が原因となってホットキャ
リアの発生を防ぐために高耐圧構造（例えば Low Dope
d Drain，略してＬＤＤ構造）の工夫が試みられている
が、必らずしても有効ではなく高電界発生そのものを低
減するような根本的な対策は提案されていない。
〔第３の問題点〕短チャネル効果（原因：パンチスル
ー） 短チャネルMOSFETに対し、チャネル長が、ソース８０２
の空乏層とドレイン拡散との和と同程度になると閾電圧
が下がる事が知られている。この条件下のｎチャネルMO
SFET の断面図が第９図(a)である。
ー） 短チャネルMOSFETに対し、チャネル長が、ソース８０２
の空乏層とドレイン拡散との和と同程度になると閾電圧
が下がる事が知られている。この条件下のｎチャネルMO
SFET の断面図が第９図(a)である。
ゲート８０５の電圧によって誘起される空乏層内の電荷
は、底辺が各々ｌとｌ1 で、高さｈの台形の面積内にあ
ると近似される。この電荷の量（単位面積あたりの電荷
量と定義する）は近似的に、 ρdepl＝qhNA（ｌ＋ｌ1 ）／２ｌ ……………(7) となる。これが、閾値において、ゲートによって誘起さ
れるべき空乏層の電荷である。短チャネルの時、ｌ1 は
著しく、ｌより短かくなり、実線ｌ1 →０となってパン
チ・スルーが生じる。パンチ・スルー電流は表面から離
れた深い所を流れる。ドレイン８０３側空乏層の幅ｒ
は、 但し、ε：誘電率，ＶＤＢ＝ＶＤ−ＶＢ＋Ｖｂｉ Ｌが長い時、(7)式のρdeplは一定値ρＬ＝ehNA／２に
近づく。ρＬと、酸化層の容量Ｃ0 を用いると閾値が次
式で与えられる。
は、底辺が各々ｌとｌ1 で、高さｈの台形の面積内にあ
ると近似される。この電荷の量（単位面積あたりの電荷
量と定義する）は近似的に、 ρdepl＝qhNA（ｌ＋ｌ1 ）／２ｌ ……………(7) となる。これが、閾値において、ゲートによって誘起さ
れるべき空乏層の電荷である。短チャネルの時、ｌ1 は
著しく、ｌより短かくなり、実線ｌ1 →０となってパン
チ・スルーが生じる。パンチ・スルー電流は表面から離
れた深い所を流れる。ドレイン８０３側空乏層の幅ｒ
は、 但し、ε：誘電率，ＶＤＢ＝ＶＤ−ＶＢ＋Ｖｂｉ Ｌが長い時、(7)式のρdeplは一定値ρＬ＝ehNA／２に
近づく。ρＬと、酸化層の容量Ｃ0 を用いると閾値が次
式で与えられる。
但し、 (9)式から、ソース８０２又はドレイン８０３に電位が
あるとＶＣ＞０となるから、ゲート８０５下の空乏層内
の電荷の減少を引き起こし、従って閾値電圧の減少とな
る。又、ｄ−RAMでよく用いられる基板バイアス電圧Ｖ
Ｂ（＜０）も、(9)式から、ＶT を低下させる原因であ
ることが分かる。（「アイイーディーエム テクニカル
ダイジェスト」（Ref.H.C.Poon at al 1973 IEDM Tec
hnical Digest p.156〜））。
あるとＶＣ＞０となるから、ゲート８０５下の空乏層内
の電荷の減少を引き起こし、従って閾値電圧の減少とな
る。又、ｄ−RAMでよく用いられる基板バイアス電圧Ｖ
Ｂ（＜０）も、(9)式から、ＶT を低下させる原因であ
ることが分かる。（「アイイーディーエム テクニカル
ダイジェスト」（Ref.H.C.Poon at al 1973 IEDM Tec
hnical Digest p.156〜））。
パンチ・スルーは、ソース８０２とドレイン８０３を分
離している電位障壁の低下をもたらし拡散電流を流れ易
くする。もしドレイン電圧が印加されるとドレイン側の
空乏層は広がり電位障壁は更に低くなる。この様子は第
９図(b)に示されている。これまで短チャネル化で問題
となる。第８図(b)はゲート印加電圧が一定の場合の表
面ポテンシャル分布（ここではＶG＝１．８〔Ｖ〕とし
てある）、チャネル長とドレイン電圧のみが変化してい
る。曲線ＡではＬ＝6.25〔μｍ〕，ＶＤＳ＝０．５
〔Ｖ〕、曲線ＢではＬ＝1.25〔μｍ〕，ＶＤＳ＝０．５
〔Ｖ〕、曲線ＣではＬ＝1.25〔μｍ〕，ＶＤＳ＝５
〔Ｖ〕としたパンチ・スルーを抑圧するための種々の試
みがなされているが、パンチ・スルーの発生を原理的に
なくする様な提案はなされていない。
離している電位障壁の低下をもたらし拡散電流を流れ易
くする。もしドレイン電圧が印加されるとドレイン側の
空乏層は広がり電位障壁は更に低くなる。この様子は第
９図(b)に示されている。これまで短チャネル化で問題
となる。第８図(b)はゲート印加電圧が一定の場合の表
面ポテンシャル分布（ここではＶG＝１．８〔Ｖ〕とし
てある）、チャネル長とドレイン電圧のみが変化してい
る。曲線ＡではＬ＝6.25〔μｍ〕，ＶＤＳ＝０．５
〔Ｖ〕、曲線ＢではＬ＝1.25〔μｍ〕，ＶＤＳ＝０．５
〔Ｖ〕、曲線ＣではＬ＝1.25〔μｍ〕，ＶＤＳ＝５
〔Ｖ〕としたパンチ・スルーを抑圧するための種々の試
みがなされているが、パンチ・スルーの発生を原理的に
なくする様な提案はなされていない。
問題点を解決するための手段 本発明は、COMSを構成するｐチャネルMOSトランジス
タ及びｎチャネルＭＯＳトランジスタのソース，ドレイ
ンが、それぞれ同一導電形の基板あるいはウェルに形成
され、しかも、ソースとドレインの間の埋込みチャネ
ルが主動作領域で完全空乏状態を維持する様に（つま
り、チャネル内に中性領域が発生しない様に）チャネル
濃度、チャネル寸法を選定するものである。
タ及びｎチャネルＭＯＳトランジスタのソース，ドレイ
ンが、それぞれ同一導電形の基板あるいはウェルに形成
され、しかも、ソースとドレインの間の埋込みチャネ
ルが主動作領域で完全空乏状態を維持する様に（つま
り、チャネル内に中性領域が発生しない様に）チャネル
濃度、チャネル寸法を選定するものである。
とくに、完全空乏状態の埋込チャネル領域にソース，ド
レインが完全に埋没している本発明の構造に因んで、
“完全埋込みCMOS”又は“Depleting Buried-CMOS”，
略して“DB-CMOS”と呼称する。
レインが完全に埋没している本発明の構造に因んで、
“完全埋込みCMOS”又は“Depleting Buried-CMOS”，
略して“DB-CMOS”と呼称する。
作 用 本発明は、上記手段，に対応して、′同一導電形
の基板又はウェルに、ソース，ドレインが形成されるた
め寄生サイリスタが原理的に形成されないから、ラッチ
・アップは生じない。又、パンチ・スルーの原因である
ドレイン空乏層というものはなく、チャネルストッパー
（基板又はウェル電位も設定する）との接触によりチャ
ネル内に空乏層が生じるので、短チャネル化に伴なう閾
値電圧の低下は生じない。′更にチャネルの完全空乏
化により電界の局部集中が大幅に緩和されるため、ホッ
トキャリアの発生は著しく軽減され、例え発生したとし
てもソース，ドレイン、チャネルは同一導電形なので、
横方向バイポーラトランジスタは形成されないから、耐
圧低下も生じない。
の基板又はウェルに、ソース，ドレインが形成されるた
め寄生サイリスタが原理的に形成されないから、ラッチ
・アップは生じない。又、パンチ・スルーの原因である
ドレイン空乏層というものはなく、チャネルストッパー
（基板又はウェル電位も設定する）との接触によりチャ
ネル内に空乏層が生じるので、短チャネル化に伴なう閾
値電圧の低下は生じない。′更にチャネルの完全空乏
化により電界の局部集中が大幅に緩和されるため、ホッ
トキャリアの発生は著しく軽減され、例え発生したとし
てもソース，ドレイン、チャネルは同一導電形なので、
横方向バイポーラトランジスタは形成されないから、耐
圧低下も生じない。
この事により、高密度化・微細化に極めて有利なCMOSが
実現する。
実現する。
実施例 第１図(a)，(b)は、高密度化・微細化に適した本発明の
“DB-CMOS”インバータの平面図とＡ−Ａ′断面図であ
る。
“DB-CMOS”インバータの平面図とＡ−Ａ′断面図であ
る。
ｎ基板１０１（不純物密度Ｎ＝1012〜1017cm-3）上に、
ｐウェル領域１０２（Ｎ＝1012〜1017cm-3）を形成す
る。ｎ基板１０１上にソースのn+領域103（Ｎ＝1017〜1
020cm-3），ドレインのn+領域104（Ｎ＝1017〜1020c
m-3），基板電位の設定も兼ねるチャネルストッパーのp
+領域105（Ｎ＝1017〜1020cm-3）が形成され、絶縁膜１
０６を介してp+ポリシリコンのゲート電極GN １０７が
設けられ、コンタクト窓を通して、ソース電極SN１０
８，ドレイン電極DN１０９，チャネルストッパー電極C
P １１０が、対応する領域と接触する。この結果、ｎ基
板１０１上には空乏層でソース〜ドレイン間のチャネル
が覆われた埋込みチャネル形nMOSが形成される。
ｐウェル領域１０２（Ｎ＝1012〜1017cm-3）を形成す
る。ｎ基板１０１上にソースのn+領域103（Ｎ＝1017〜1
020cm-3），ドレインのn+領域104（Ｎ＝1017〜1020c
m-3），基板電位の設定も兼ねるチャネルストッパーのp
+領域105（Ｎ＝1017〜1020cm-3）が形成され、絶縁膜１
０６を介してp+ポリシリコンのゲート電極GN １０７が
設けられ、コンタクト窓を通して、ソース電極SN１０
８，ドレイン電極DN１０９，チャネルストッパー電極C
P １１０が、対応する領域と接触する。この結果、ｎ基
板１０１上には空乏層でソース〜ドレイン間のチャネル
が覆われた埋込みチャネル形nMOSが形成される。
同様に、ｐウェル１０２上に、ソースのp+領域１１１
（Ｎ＝1017〜1020cm-3），ドレインのp+領域１１２（Ｎ
＝1017〜1020cm-3），ウェル電位の設定も兼ねるチャネ
ルストッパーのn+領域113（Ｎ＝1017〜1020cm-3）が形
成され、絶縁膜１０６を介して、n+ポリシリコンのゲー
ト電極GP１１４が設けられ、コンタクト窓を通して、ソ
ース電極SP １１５，ドレイン電極DP１１６，チャネル
ストッパー電極CN １１７が、対応する領域と接触す
る。この結果、ｐウェル１０２上には、空乏層でソース
〜ドレイン間のチャネルが覆われた埋込チャネル形pMOS
が形成される。なお、１１８は、基板電極である。
（Ｎ＝1017〜1020cm-3），ドレインのp+領域１１２（Ｎ
＝1017〜1020cm-3），ウェル電位の設定も兼ねるチャネ
ルストッパーのn+領域113（Ｎ＝1017〜1020cm-3）が形
成され、絶縁膜１０６を介して、n+ポリシリコンのゲー
ト電極GP１１４が設けられ、コンタクト窓を通して、ソ
ース電極SP １１５，ドレイン電極DP１１６，チャネル
ストッパー電極CN １１７が、対応する領域と接触す
る。この結果、ｐウェル１０２上には、空乏層でソース
〜ドレイン間のチャネルが覆われた埋込チャネル形pMOS
が形成される。なお、１１８は、基板電極である。
nMOSのゲート電極GN １０７とpMOSのゲート電極GP １１
４は接続して“DB-CMOS”インバータの入力となり、nMO
Sのドレイン電極DN １０９とpMOSのドレイン電極Dp １
１６は接続されて“DB-CMOS”インバータの出力とな
る。
４は接続して“DB-CMOS”インバータの入力となり、nMO
Sのドレイン電極DN １０９とpMOSのドレイン電極Dp １
１６は接続されて“DB-CMOS”インバータの出力とな
る。
nMOSのソース電極SN １０８は、電源ＶＳＳに、pMOSの
ソース電極SP １１５は、電源ＶＤＤ （＞ＶＳＳ）に
接続される。又、nMOSのチャネルストッパー電極CP １
１０はＶＳＳに、pMOSのチャネルストッパー電極CN １
１７はＶＤＤに接続される。
ソース電極SP １１５は、電源ＶＤＤ （＞ＶＳＳ）に
接続される。又、nMOSのチャネルストッパー電極CP １
１０はＶＳＳに、pMOSのチャネルストッパー電極CN １
１７はＶＤＤに接続される。
本実施例の“DB-CMOS”を構成するnMOS，pMOSとも、チ
ャネル部が、ソース，ドレインと同一導電形のため、ド
レイン電圧と共にドレイン空乏層が広がり、ついにはソ
ース空乏層と広範囲にわたって接触するパンチ・スルー
という現象は原理的に生じない。
ャネル部が、ソース，ドレインと同一導電形のため、ド
レイン電圧と共にドレイン空乏層が広がり、ついにはソ
ース空乏層と広範囲にわたって接触するパンチ・スルー
という現象は原理的に生じない。
そこで、本実施例の様に、ソース，ドレインに依存しな
い完全空乏状態のチャネルをリーチ・スルー状態のチャ
ネルと定義する（一般の埋込みチャネルは、主動作領域
で中性領域が生じる様に設計されている点で、本発明と
は異なる）。
い完全空乏状態のチャネルをリーチ・スルー状態のチャ
ネルと定義する（一般の埋込みチャネルは、主動作領域
で中性領域が生じる様に設計されている点で、本発明と
は異なる）。
第１図(c)により、リーチ・スルーの実現条件をチャネ
ル深さの観点から導びく。
ル深さの観点から導びく。
第１図(c)は、空乏層の分布、中性領域の存在がよく分
かる様に図示している。nMOSのゲート電極GN １０７及
びpMOSのゲート電極GP １１４の下のチャネル部の空乏
層がゲート電極の電圧に依存せず、安定に存在するため
にはチャネルストッパーと接することにより基板又はウ
ェルに発生する空乏層を利用するのが望ましい。
かる様に図示している。nMOSのゲート電極GN １０７及
びpMOSのゲート電極GP １１４の下のチャネル部の空乏
層がゲート電極の電圧に依存せず、安定に存在するため
にはチャネルストッパーと接することにより基板又はウ
ェルに発生する空乏層を利用するのが望ましい。
従って、nMOSについては、チャネルストッパーのp+領域
１０５に接してｎ基板１０１に生じる空乏層厚をｙn と
し、p+領域１０５の深さをｙpoとし、ソース，ドレイン
のn+領域１０３，１０４の深さをＹn とすれば、 ｙｎ＋ｙpo＞Ｙn ………………………(10) 同様に、pMOSについて、チャネルストッパーのn+領域１
１３に接してｐウェル１０２に生じる空乏層厚をｙp と
し、n+領域１１３の深さをｙno，ソース，ドレインのp+
領域１１１，１１２の深さをＹp とすれば、 ｙｐ＋ｙno＞Ｙp ………………………(11) (10)，(11)式により、リーチ・スルーの縦方向条件が、
示される。この結果、ソース，ドレインは、完全空乏状
態の内部に閉じこめられる事となる。
１０５に接してｎ基板１０１に生じる空乏層厚をｙn と
し、p+領域１０５の深さをｙpoとし、ソース，ドレイン
のn+領域１０３，１０４の深さをＹn とすれば、 ｙｎ＋ｙpo＞Ｙn ………………………(10) 同様に、pMOSについて、チャネルストッパーのn+領域１
１３に接してｐウェル１０２に生じる空乏層厚をｙp と
し、n+領域１１３の深さをｙno，ソース，ドレインのp+
領域１１１，１１２の深さをＹp とすれば、 ｙｐ＋ｙno＞Ｙp ………………………(11) (10)，(11)式により、リーチ・スルーの縦方向条件が、
示される。この結果、ソース，ドレインは、完全空乏状
態の内部に閉じこめられる事となる。
次に、第１図(a)により、チャネル部のリーチ・スルー
条件を導びく。この場合も、ゲート電極の電圧に依存し
ないことが必要なので、チャネルストッパーと接する基
板又はウェルの空乏層を利用する。
条件を導びく。この場合も、ゲート電極の電圧に依存し
ないことが必要なので、チャネルストッパーと接する基
板又はウェルの空乏層を利用する。
従って、nMOSについては、チャネル幅をＷＮとすれば、 ＷＮ≦2yn ………………………(12) 同様に、pMOSについても、そのチャネル幅をＷＰとすれ
ば、 Ｗｐ≦2yp ………………………(13) (12)，(13)式で、リーチ・スルーの横方向条件が示され
る。
ば、 Ｗｐ≦2yp ………………………(13) (12)，(13)式で、リーチ・スルーの横方向条件が示され
る。
(10)〜(13)式を満足する“DB-CMOS”インバータの構造
は、第１図(d)，(e)の様に、ｐウェル領域 １０２′の
外にチャネルストッパーのn+領域１１３を配置してもよ
い。
は、第１図(d)，(e)の様に、ｐウェル領域 １０２′の
外にチャネルストッパーのn+領域１１３を配置してもよ
い。
次に、第１図(b)と第１図(e)の寄生バイポーラトランジ
スタを図示した第１図(f)，(g)を検討する。どちらの場
合もnMOSのチャネルストッパーのp+領域１０５とソース
のn+領域１０３とｐウェル１０２（又は１０２′）との
間にpnpトランジスタTr1が形成され、pMOSのチャネルス
トッパーのn+領域１１３とソースのp+領域１１１とｎ基
板１０１との間にnpnトランジスタTr2が形成される。
又、チャネルストッパーのp+領域１０５及びn+領域１１
１の分布抵抗をＲ2，Ｒ4、寄生pnp及び、npnトランジス
タのベース分布抵抗をＲ1，Ｒ3とすれば、第１図(h)の
様な等価回路が得られる。第６図(c)と比較すると分る
様に、本実施例の寄生ガイポーラトランジスタは、逆方
向の接続になっている為ラッチ・アップという現象は原
理的に生じない事が明らかになった。
スタを図示した第１図(f)，(g)を検討する。どちらの場
合もnMOSのチャネルストッパーのp+領域１０５とソース
のn+領域１０３とｐウェル１０２（又は１０２′）との
間にpnpトランジスタTr1が形成され、pMOSのチャネルス
トッパーのn+領域１１３とソースのp+領域１１１とｎ基
板１０１との間にnpnトランジスタTr2が形成される。
又、チャネルストッパーのp+領域１０５及びn+領域１１
１の分布抵抗をＲ2，Ｒ4、寄生pnp及び、npnトランジス
タのベース分布抵抗をＲ1，Ｒ3とすれば、第１図(h)の
様な等価回路が得られる。第６図(c)と比較すると分る
様に、本実施例の寄生ガイポーラトランジスタは、逆方
向の接続になっている為ラッチ・アップという現象は原
理的に生じない事が明らかになった。
以上の様に、本実施例の構成によれば、チャネル部が、
ソース，ドレインと同一導電形であるため、ラッチアッ
プという現象及びパンチスルーという現象は原理的に生
じない。従って、パンチスルーが原因となる短チャネル
化に伴なうＶＴの低下は起こらない。
ソース，ドレインと同一導電形であるため、ラッチアッ
プという現象及びパンチスルーという現象は原理的に生
じない。従って、パンチスルーが原因となる短チャネル
化に伴なうＶＴの低下は起こらない。
更に、チャネルの完全空乏化（すなわち、リーチ・スル
ー状態）は、チャネルストッパーの反対導電形領域と接
することで、基板、及びウェル内に空乏層を生じるの
で、ＶＴはむしろ増加する傾向を示す。
ー状態）は、チャネルストッパーの反対導電形領域と接
することで、基板、及びウェル内に空乏層を生じるの
で、ＶＴはむしろ増加する傾向を示す。
さらに、チャネルが完全空乏なので、電界が局所に集中
する事はなく、なだらかな勾配を持つ分布となり、ホッ
トキャリアの発生が著しく低減し、しかも、チャネルと
ソース，ドレインが同一導電形なので、基板電流、又は
ウェル電流を増大させる寄生バイポーラ・トランジスタ
は存在しない事から、ホットキャリアに起因する耐圧劣
化という問題は生じない。
する事はなく、なだらかな勾配を持つ分布となり、ホッ
トキャリアの発生が著しく低減し、しかも、チャネルと
ソース，ドレインが同一導電形なので、基板電流、又は
ウェル電流を増大させる寄生バイポーラ・トランジスタ
は存在しない事から、ホットキャリアに起因する耐圧劣
化という問題は生じない。
次に、本実施例の動作について述べる。第１図(b)のＢ
−Ｂ′線及びＣ−Ｃ′線に沿ったエネルギーバンド図を
第２図に示す。
−Ｂ′線及びＣ−Ｃ′線に沿ったエネルギーバンド図を
第２図に示す。
第２図(a)は第１図(b)のＢ−Ｂ′線に沿ったエネルギー
バンド図でβ，β′はpMOSのチャネルストップn+領域１
１３が存在しない場合を示し、γ，γ′は、チャネルス
トップの極く近傍を示す。それらの総合した結果がα，
α′である。図から分る様にpMOSを流れる正孔は、ｐウ
ェル１０２表面ではなく、埋込みチャネルである。
バンド図でβ，β′はpMOSのチャネルストップn+領域１
１３が存在しない場合を示し、γ，γ′は、チャネルス
トップの極く近傍を示す。それらの総合した結果がα，
α′である。図から分る様にpMOSを流れる正孔は、ｐウ
ェル１０２表面ではなく、埋込みチャネルである。
第２図(b)は、第１図(b)のＣ−Ｃ′線に沿ったエネルギ
ーバンド図で、β，β′はnMOSのチャネルストップp+領
域１０５が存在しない場合を示し、γ，γ′は、チャネ
ルストップの極く近傍を示す。それらの総合した結果が
α，α′である。図から分る様に、nMOSを流れる電子
は、ｎ基板１０１表面ではなく、埋込みチャネルであ
る。
ーバンド図で、β，β′はnMOSのチャネルストップp+領
域１０５が存在しない場合を示し、γ，γ′は、チャネ
ルストップの極く近傍を示す。それらの総合した結果が
α，α′である。図から分る様に、nMOSを流れる電子
は、ｎ基板１０１表面ではなく、埋込みチャネルであ
る。
この様に、キャリアの流れる所が、埋込みチャネルであ
るから、表面チャネルを利用している従来のCMOSに比
べ、“DB-CMOS”は、低雑音特性、高速特性が２〜３倍
以上改善される。
るから、表面チャネルを利用している従来のCMOSに比
べ、“DB-CMOS”は、低雑音特性、高速特性が２〜３倍
以上改善される。
次に、微細化に伴ない、電子と正孔の移動度の差異から
生じるpMOSとnMOSの特性を最適化するために一般に用い
られている“ダブルウェル”方式は、本発明にも適用で
き、その具体例を第３図に示す。ともに、n+基板３０１
上にエピ形成したｉ領域３０２（Ｎ＝1012〜1014cm-3，
ｎ--又はｐ--でもよい）上に、ｐウェル１０２、又は１
０２′とｎウェル１０１′又は１０１″を設けるもの
で、同じ“ダブルウェル”でも本実施例の構造は、すで
に述べた特徴を全て有する点で、従来のダブルウェルと
は、大きく異なる。
生じるpMOSとnMOSの特性を最適化するために一般に用い
られている“ダブルウェル”方式は、本発明にも適用で
き、その具体例を第３図に示す。ともに、n+基板３０１
上にエピ形成したｉ領域３０２（Ｎ＝1012〜1014cm-3，
ｎ--又はｐ--でもよい）上に、ｐウェル１０２、又は１
０２′とｎウェル１０１′又は１０１″を設けるもの
で、同じ“ダブルウェル”でも本実施例の構造は、すで
に述べた特徴を全て有する点で、従来のダブルウェルと
は、大きく異なる。
次に、従来のCMOSのかかえる３つの問題点を克服した本
発明の“DB-CMOS”の性能を向上させた別の実施例を第
４図，第５図を用いて説明する。
発明の“DB-CMOS”の性能を向上させた別の実施例を第
４図，第５図を用いて説明する。
第４図は、第１図とほとんど共通であるが、nMOSにおけ
るp+ ポリシリコンのゲート電極４０１が、チャネルの
ソース側に偏って存在しており、しかも、チャネルスト
ップのp+領域１０５で決まるチャネル幅ＷＮが狭い事、
又pMOSにおいても同様に、n+ポリシリコンのゲート電極
402がチャネルのソース側に偏って存在しており、しか
も、チャネルストップのn+領域１１３で決まるチャネル
幅Ｗｐが狭い事が、第１図と異なる。
るp+ ポリシリコンのゲート電極４０１が、チャネルの
ソース側に偏って存在しており、しかも、チャネルスト
ップのp+領域１０５で決まるチャネル幅ＷＮが狭い事、
又pMOSにおいても同様に、n+ポリシリコンのゲート電極
402がチャネルのソース側に偏って存在しており、しか
も、チャネルストップのn+領域１１３で決まるチャネル
幅Ｗｐが狭い事が、第１図と異なる。
この様に、ゲート電極，チャネル幅を変更すると、第５
図(a)に示す電子に対する鞍部点状の電位障壁４０５
が、nMOSのソースのn+領域１０３前面に現われ、この電
位障壁４０５の高さが主としてソースからドレインに向
けて電位障壁を越えて流れる電子の流量制御を行なう。
この電位障壁４０５は、本質的なゲートの機能を有する
ので、“固有ゲート”とも呼ばれ、この電位障壁４０５
の存在する領域を、“固有ゲート４０３”と呼ぶ。な
お、鞍部点状の電位障壁４０５を越えてソースからドレ
インへ流れる電子はチャネルの中心部４０７に集中して
流れる。同様に、第５図(b)に示す正孔に対する鞍部点
状の電位障壁４０６が、pMOSのソースのp+領域１１１の
前面に現われ、この電位障壁の高さが主としてソースか
らドレインに向けて電位障壁４０６を越えて流れる正孔
の流量制御を行なう。この電位障壁４０６の存在する領
域は、“固有ゲート４０４”と呼ばれ、正孔は、チャネ
ルの中心部４０８に集中して流れる。
図(a)に示す電子に対する鞍部点状の電位障壁４０５
が、nMOSのソースのn+領域１０３前面に現われ、この電
位障壁４０５の高さが主としてソースからドレインに向
けて電位障壁を越えて流れる電子の流量制御を行なう。
この電位障壁４０５は、本質的なゲートの機能を有する
ので、“固有ゲート”とも呼ばれ、この電位障壁４０５
の存在する領域を、“固有ゲート４０３”と呼ぶ。な
お、鞍部点状の電位障壁４０５を越えてソースからドレ
インへ流れる電子はチャネルの中心部４０７に集中して
流れる。同様に、第５図(b)に示す正孔に対する鞍部点
状の電位障壁４０６が、pMOSのソースのp+領域１１１の
前面に現われ、この電位障壁の高さが主としてソースか
らドレインに向けて電位障壁４０６を越えて流れる正孔
の流量制御を行なう。この電位障壁４０６の存在する領
域は、“固有ゲート４０４”と呼ばれ、正孔は、チャネ
ルの中心部４０８に集中して流れる。
第４図の構造及び第５図において、まずnMOSに関してソ
ースのn+領域１０３と電位障壁４０５との間の抵抗をｒ
sn、固有ゲートとして電位障壁４０５が本来有する相互
コンダクタンスをｇmn、外部に見かけ上現われる相互コ
ンダクタンスをｇ′mnとし又、pMOSに関して、ソースの
p+領域111と電位障壁４０６との間の抵抗をｒsp、固有
ゲートとして電位障壁４０６が本来有する相互コンダク
タンスをｇmp、外部に見かけ上現われる相互コンダクタ
ンスをｇ′mpとすれば、 の関係式において、 ｇmn・ｒsn≫１，ｇmp・ｒsp≫１ が成立つ様になる（普通のＭＯＳでは、ｇmn・ｒsn＜
１，ｇmp・＜１で、ｇmn・ｇmpより小さなｇ′mn，ｇ′
mpを利用している）。
ースのn+領域１０３と電位障壁４０５との間の抵抗をｒ
sn、固有ゲートとして電位障壁４０５が本来有する相互
コンダクタンスをｇmn、外部に見かけ上現われる相互コ
ンダクタンスをｇ′mnとし又、pMOSに関して、ソースの
p+領域111と電位障壁４０６との間の抵抗をｒsp、固有
ゲートとして電位障壁４０６が本来有する相互コンダク
タンスをｇmp、外部に見かけ上現われる相互コンダクタ
ンスをｇ′mpとすれば、 の関係式において、 ｇmn・ｒsn≫１，ｇmp・ｒsp≫１ が成立つ様になる（普通のＭＯＳでは、ｇmn・ｒsn＜
１，ｇmp・＜１で、ｇmn・ｇmpより小さなｇ′mn，ｇ′
mpを利用している）。
従って、(14)，(15)式よりｇ′mnｇmn，ｇ′mpｇmp
となり固有ゲートの相互コンダクタンスが、そのまま利
用されることになる。この機能は、ＳＩＴ（（Static I
nduction Transistorの略称：アイイーイーイートラン
ザクション）（Ｊ.Nishizawa et al IEEE Trans.vol.ED
-22,No.4,p185〜，1975）を参照）であり、性能改善の
ため、埋込みチャネル構造を有する“BC-MOS-SIT”とし
て本発明者が実現した素子と同一である。
となり固有ゲートの相互コンダクタンスが、そのまま利
用されることになる。この機能は、ＳＩＴ（（Static I
nduction Transistorの略称：アイイーイーイートラン
ザクション）（Ｊ.Nishizawa et al IEEE Trans.vol.ED
-22,No.4,p185〜，1975）を参照）であり、性能改善の
ため、埋込みチャネル構造を有する“BC-MOS-SIT”とし
て本発明者が実現した素子と同一である。
ｒs の低減に伴ない固有ゲート自身の大きな相互コンダ
クタンスを利用できるだけでなく、高連動作，低雑音特
性が大幅に改善される為、微細化に最も有利となる。
クタンスを利用できるだけでなく、高連動作，低雑音特
性が大幅に改善される為、微細化に最も有利となる。
しかしながら、結合容量の介在により、パンチスルーで
はないが電位障壁がドレイン電圧の影響を受ける可能性
が存在し、その場合、ドレイン電流はドレイン電圧に対
して不飽和特性を示す。これは、微細化と共に、生じ易
くなる。
はないが電位障壁がドレイン電圧の影響を受ける可能性
が存在し、その場合、ドレイン電流はドレイン電圧に対
して不飽和特性を示す。これは、微細化と共に、生じ易
くなる。
一方、集積回路において電位設定を正確に行なう回路が
要求される場合が多く、そうした場合には、電圧利得の
十分とれる飽和特性が望ましい。
要求される場合が多く、そうした場合には、電圧利得の
十分とれる飽和特性が望ましい。
これは、増幅器として、一段当たりの利得をＡＶとする
と、 但し、 となり、ｒＤの大きい時、つまり、飽和特性の時に、Ａ
Ｖが最大になるという事である。
と、 但し、 となり、ｒＤの大きい時、つまり、飽和特性の時に、Ａ
Ｖが最大になるという事である。
(14)，(15)式でｇ′mnｇmn，ｇ′mpｇmpを維持し、
かつ(16)式でＡＶｇｍＲＬを実現する方法は、本発明
者が、“ISIS-SIT”で実現した。
かつ(16)式でＡＶｇｍＲＬを実現する方法は、本発明
者が、“ISIS-SIT”で実現した。
その時の条件を第４図に適用する事は可能で、 ＬＮ＞ＷＮ＞ｙｎ−ｙpo …………………(17) Ｌｐ＞Ｗｐ＞ｙｐ−ｙno …………………(18) （但し、ｙｎ，ｙpo，ｙｐ，ｙnoの定義は第１図(c)の
場合と同じ） が成立すればよい。
場合と同じ） が成立すればよい。
この条件(17)，(18)式の成立により、電位障壁405及び
４０６は、チャネルストッパーのp+領域113に静電遮へ
いされ、ドレイン電圧の影響は受けなくなる。この結
果、ドレイン電流のドレイン電圧に対する飽和特性が実
現する（従来のＦＥＴは、(14)，(15)式に示したｒ sn，
ｒspが大きく、その負帰還効果により、飽和特性を呈し
ていたので、固有ゲートの相互コンダクタンスより小さ
な相互コンダクタンスしか利用できなかった。又、
ｒsn，ｒspが大きいため、雑音が大きく、高速応答もよ
くない（例えば「ソリッドステート エレクトロニク
ス」（H.Tango et al,Solid-State Electronics vol 1
3，p139〜，1970）。
４０６は、チャネルストッパーのp+領域113に静電遮へ
いされ、ドレイン電圧の影響は受けなくなる。この結
果、ドレイン電流のドレイン電圧に対する飽和特性が実
現する（従来のＦＥＴは、(14)，(15)式に示したｒ sn，
ｒspが大きく、その負帰還効果により、飽和特性を呈し
ていたので、固有ゲートの相互コンダクタンスより小さ
な相互コンダクタンスしか利用できなかった。又、
ｒsn，ｒspが大きいため、雑音が大きく、高速応答もよ
くない（例えば「ソリッドステート エレクトロニク
ス」（H.Tango et al,Solid-State Electronics vol 1
3，p139〜，1970）。
このように、本発明のDB-CMOSの別の実施例によれば、
大きな相互コンダクタンス，低雑音特性，高速応答特性
が、微細化と共に実現し易くなり、しかも、従来のCMOS
の３大問題点は克服されているので、高密度化・微細化
に最も有力な素子となる。
大きな相互コンダクタンス，低雑音特性，高速応答特性
が、微細化と共に実現し易くなり、しかも、従来のCMOS
の３大問題点は克服されているので、高密度化・微細化
に最も有力な素子となる。
なお、これまで述べた実施例の導電形を全て逆転させて
も、同様に成り立つ事は勿論である。
も、同様に成り立つ事は勿論である。
また、本発明の設計原理をＳＯＳ−CMOS又はＳＯＩ−CM
OS（ＳＯＳはSilicon On Saphire,ＳＯＩはSilicon On
Insulator の略）に適用するならば、更に、飛躍的な性
能が得られる（なぜなら、表１の例Ａに示すように、従
来のＳＯＩ−CMOS，ＳＯＳ−CMOS 本発明の様な構造で
ないため、ラッチアップはないものの、短チャネル効
果，ホット・キャリアの問題は避けられないからであ
る）。
OS（ＳＯＳはSilicon On Saphire,ＳＯＩはSilicon On
Insulator の略）に適用するならば、更に、飛躍的な性
能が得られる（なぜなら、表１の例Ａに示すように、従
来のＳＯＩ−CMOS，ＳＯＳ−CMOS 本発明の様な構造で
ないため、ラッチアップはないものの、短チャネル効
果，ホット・キャリアの問題は避けられないからであ
る）。
発明の効果 本発明は、CMOSを構成するpMOS，nMOSのソース，ドレイ
ンが、それぞれ、同一導電形の基板又はウェルに形成さ
れ、しかも、ソース，ドレイン間の埋込みチャネルが主
動作領域で、完全空乏状態となるため、微細化に伴なう
本来のCMOSの３大問題点 ラッチアップ、 短チャネル下に伴なうＶＴ低
下、 ホットキャリア発生による耐圧低下、 を原理的になくし、しかも、高性能化が容易に実現でき
高密度化，微細化に最も有利となるもので、その工業的
価値は大きい。
ンが、それぞれ、同一導電形の基板又はウェルに形成さ
れ、しかも、ソース，ドレイン間の埋込みチャネルが主
動作領域で、完全空乏状態となるため、微細化に伴なう
本来のCMOSの３大問題点 ラッチアップ、 短チャネル下に伴なうＶＴ低
下、 ホットキャリア発生による耐圧低下、 を原理的になくし、しかも、高性能化が容易に実現でき
高密度化，微細化に最も有利となるもので、その工業的
価値は大きい。
第１図(a)は本発明のDB−CMOSの第１の実施例のインバ
ータの平面図、第１図(b)は第１図(a)のＡ−Ａ′断面
図、第１図(c)は同空乏層と中性領域の分布図、第１図
(d)，(e)は第１図(a)，(b)のウェル内のチャネルストッ
パーが外に出た場合の平面図及び第１図(d)のＡ−Ａ′
断面図、第１図(f)，(g)は第１図(b)，(e)の寄生トラン
ジスタを示す断面図、第１図(h)は第１図(f)，(g)の寄
生トランジスタが形成する回路図、第２図(a)，(b)はそ
れぞれ第１図(b)，(e)のＢ−Ｂ′線，Ｃ−Ｃ′線に沿っ
たエネルギーバンド図、第３図(a)，(b)は第１図(b)，
(e)に対応したダブルウェル構造図、第４図(a)，(b)は
本発明のDB−CMOS の第２の実施例のインバータの平面
図及びＡ−Ａ′断面図、第５図(a)，(b)はそれぞれ第４
図(b)のＥ−Ｅ′線，Ｄ−Ｄ′線に沿った電位分布図、
第６図(a)は従来のCMOS−FETを用いたインバータの構成
を示す断面図、第６図(b)〜(e)は同動作説明のための等
価回路図、第７図は表１に対応したCMOS断面構造を示す
対応図、第８図(a)は微細化したMOSFET でホットキャリ
アが発生し、耐圧が低下する過程を示すモデル図、第８
図(b)は同等価回路図、第９図(a)は微細化したMOSFET
で短チャネル化と共にＶＴが低下し易くなりパンチスル
ーを生じる過程を示すモデル図、第９図(b)は同チャネ
ル電位分布図である。 １０１……ｎ基板、１０２……ｐウェル、103……n+ソ
ース領域、１０４……n+ドレイン領域、１０５……p+チ
ャネルストッパ領域。
ータの平面図、第１図(b)は第１図(a)のＡ−Ａ′断面
図、第１図(c)は同空乏層と中性領域の分布図、第１図
(d)，(e)は第１図(a)，(b)のウェル内のチャネルストッ
パーが外に出た場合の平面図及び第１図(d)のＡ−Ａ′
断面図、第１図(f)，(g)は第１図(b)，(e)の寄生トラン
ジスタを示す断面図、第１図(h)は第１図(f)，(g)の寄
生トランジスタが形成する回路図、第２図(a)，(b)はそ
れぞれ第１図(b)，(e)のＢ−Ｂ′線，Ｃ−Ｃ′線に沿っ
たエネルギーバンド図、第３図(a)，(b)は第１図(b)，
(e)に対応したダブルウェル構造図、第４図(a)，(b)は
本発明のDB−CMOS の第２の実施例のインバータの平面
図及びＡ−Ａ′断面図、第５図(a)，(b)はそれぞれ第４
図(b)のＥ−Ｅ′線，Ｄ−Ｄ′線に沿った電位分布図、
第６図(a)は従来のCMOS−FETを用いたインバータの構成
を示す断面図、第６図(b)〜(e)は同動作説明のための等
価回路図、第７図は表１に対応したCMOS断面構造を示す
対応図、第８図(a)は微細化したMOSFET でホットキャリ
アが発生し、耐圧が低下する過程を示すモデル図、第８
図(b)は同等価回路図、第９図(a)は微細化したMOSFET
で短チャネル化と共にＶＴが低下し易くなりパンチスル
ーを生じる過程を示すモデル図、第９図(b)は同チャネ
ル電位分布図である。 １０１……ｎ基板、１０２……ｐウェル、103……n+ソ
ース領域、１０４……n+ドレイン領域、１０５……p+チ
ャネルストッパ領域。
Claims (3)
- 【請求項１】半導体基板表面に、第１導電形で低不純物
密度の第１の半導体領域と、第２導電形で低不純物密度
の第２の半導体領域が存在し、前記第１の半導体領域に
は第１導電形で高不純物密度の第１のソース領域、第１
のドレイン領域および第２導電形で高不純物密度の第１
のチャネルストッパ領域が形成され、前記第１のチャネ
ルストッパ領域により前記第１の半導体領域に生じた第
１の空乏層が前記第１のソース領域、前記第１のドレイ
ン領域、および前記第１のソース領域と前記第１のドレ
イン領域間の第１のチャネル部を主動作領域で完全に被
覆し、前記第１のチャネル部に絶縁膜を介して第２導電
形の第１のゲート電極を設けて第１のトランジスタとな
し、前記第２の半導体領域には第２導電形で高不純物密
度の第２のソース領域、第２のドレイン領域、および第
１導電形で高不純物密度の第２のチャネルストッパ領域
が形成され、前記第２のチャネルストッパ領域により前
記第２の半導体領域に生じた第２の空乏層が、前記第２
のソース領域、前記第２のドレイン領域、および前記第
２のソース領域と前記第２のドレイン領域間の第２のチ
ャネル部を主動作領域で完全に被覆し、前記第２のチャ
ネル部に絶縁膜を介して第１導電形の第２のゲート電極
を設けて第２のトランジスタとなし、前記第１のゲート
電極と前記第２のゲート電極を接続し、前記第１のドレ
イン領域と前記第２のドレイン領域を接続して相補形ト
ランジスタを構成することを特徴とする半導体装置。 - 【請求項２】第１のチャネルストッパ領域が第２の半導
体領域に形成され、前記第１の半導体領域と広範囲に接
触することを特徴とする特許請求の範囲第(1)項記載の
半導体装置。 - 【請求項３】第１および第２のゲート電極が、第１およ
び第２のソース領域近傍にのみ設けられた事を特徴とす
る特許請求の範囲第(1)項記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206812A JPH0622278B2 (ja) | 1985-09-19 | 1985-09-19 | 半導体装置 |
| US07/370,082 US4931850A (en) | 1985-07-05 | 1989-06-21 | Semiconductor device including a channel stop region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206812A JPH0622278B2 (ja) | 1985-09-19 | 1985-09-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266659A JPS6266659A (ja) | 1987-03-26 |
| JPH0622278B2 true JPH0622278B2 (ja) | 1994-03-23 |
Family
ID=16529495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206812A Expired - Lifetime JPH0622278B2 (ja) | 1985-07-05 | 1985-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622278B2 (ja) |
-
1985
- 1985-09-19 JP JP60206812A patent/JPH0622278B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6266659A (ja) | 1987-03-26 |
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