JPS6266659A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高密度化、微細化に有利な相補形絶縁ゲート
型トランジスタの半導体装置に関する。

従来の技術 集積回路の代表である半導体メモリ、とくにダイナミッ
クランダムアクセスメモリ（以後、ｄ−ＲＡＭと略記す
）の高密度化は極めて著しい。その高密度化は、各構成
要素の微細化に達成されるが、容量の増大あるいは高速
化に伴なう消費電力の増加と、微細化や大型チップ化に
伴なう干渉雑音に起因する誤動作の発生や動作余裕不足
などを軽減するために相補形ＭＯ８ＦＥＴ　（以下ＣＭ
Ｏ８−ＦＥＴと略記す）が主要な構成要素になりつつあ
る。

代表的なＣＭＯＳ−ＦＥＴを用いたインバータを第６図
に示す。

ｎ基板６０１上にｐウェル領域６０２を形成し、ｎ基板
６０１表面にソースのｐ＋領域６０３、ドレインのｐ＋
領域６０４、絶縁ゲート電極６ｏ゛６が９ＭＯ３（ｐチ
ャネルＭＯＳＦＥＴの略）を構成し、ｐウェル領域６０
２表面に、ソースのｎ＋領域ωθ、ドレインのｎ＋領域
６０７、絶縁外ト電極６０８がｎＭＯ５（ｎチャネルＭ
Ｏ３ＦＥＴの略）を構成し、ゲート電極６０５と６０８
が接続されて入力となり、ドレインのｐ＋　領域６０４
とドレインのｎ１域６０７が接続されて出力となる。ソ
ースのり領域６０３はｐ基板６０１の電位設定も行なう
チャネルストッパーの♂領域６ｏ６と接しており電源電
圧ｖＤＤが印加され、ソースのｎ１域６０６は、ｐウェ
ル６０２の電位設定も行なうチャネルストッ・パーのｐ
増域６１０と接しており電源電圧ｖｓｓが印加さ五る（
但し　Ｖｐ−ｐ）　ｖｓｓ　）　０発明が解決しようと
する問題点 この様な０ＭＯ３−ＦＥＴＯ高密度化・微細化を進める
際、次の３つの問題点を克服する事が必要である。

〔第１の問題点〕ラッチ・アップ（原因：寄生サイリタ
）従来の０ＭＯ３−ＦＥＴの構造そのものが、本質的に
寄生サイリスタを構成する。第６図（ａ）に示した様に
、横形ｐｎｐ　トランジスタＴｒ１と”ｒ３は、それぞ
れ、９ＭＯ３のソースのｐ”ｆＪ域６０３及びドレイン
のｐ領域６０４をエミッタ、ｎ基板６０１をベース、ｐ
ウェル領域６０２をコレクタとしている。

又、縦形ｎｐｎ）ランジスタ”ｒ２と”ｒ４は、それぞ
れ、ｎＭＯ３のソースのｎ領域６０６、ドレインのｎ＋
領域６０７をエミッタ、ｐウェル領域６０２をベース、
ｎ基板θｏ１をコレクタとしている。

これらのトランジスタのベースにバイアスを与える抵抗
はＲ４，Ｒ３であるが、第６図（ａ）に示すように、ｎ
＋領域６０９とｎ基板６０１及びｐ＋領域６１０とｐウ
ェル領域６０２との間の抵抗で、各拡散層の極く近傍に
形成される分布定数抵抗と考えられる。又、０ＭＯ３（
０ＭＯ３−ＦＥＴＯ略）では、通常ｖＤＤ及びｖ３３に
極となるｎ＋領域６０９及びり領域６１０を夫々ｐｒｏ
ｓのソースのｐ＋領域６０３及びｎ　ＭＯＳのソースの
ｎ＋領域６０６に隣接して形成するため、とのＲ４，Ｒ
３は極めて低抵抗であるのが普通である。

一方、トランジスタＴｒ１と”ｒ２　　のエミッタ抵抗
Ｒ２，Ｒ４は、従来無視されていたが、寄生サイリスタ
のターン・オン現象を考える時には無視できない（参考
文献：京増他″ＣＭＯ３ＩＣのラッチアップ″電子通信
学会論文誌ｖｏｌ　Ｊ６１−Ｃ。

Ａ２　　ｐ　、　１０６〜１１３（１９７Ｂ　）　）　
０第６図（ｂ）は、寄生サイリスタを表わす従来の等価
回路であり、第６図（０）は、よシ厳密な等価回路であ
る。第６図（０）をもとに、０ＭＯ３寄生サイリスタの
ターン・オン条件を明らかにする前に、ターン・オンの
様子を第６図（ｄ）　、　（ｅ）を用いて説明する。

第６図（ｄ）において、出力端子にｖＮ＞ｖＤＤが雑音
電圧として印加された場合、出力端子に接続されたトラ
ンジスタ”ｒ３のベース・エミッタｒＪ５７）Ｅ順バイ
アスされ、”ｒ３　　がオン状態になり、雑音電流が矢
印Ａの様にＴｒ□のベース抵抗Ｒ３を通ってｖｓｓ　に
流れこむ。この結果、Ｔｒ２　がオン状態となシ、矢印
Ｂの様にｖＤＤから”ｒｌのベース抵抗Ｒ４を通って電
流が流れ、”ｒｌ　　もオン状態となる。更に、Ｔｒｌ
のコレクタ電流（矢印Ｃ）によって”ｒ２のベースが再
びバイアスされる。結局、トランジスタＴ工１．”ｒ２
とから成る閉ループ回路に正帰還がかか９、雑音電圧が
なくなっても電源端子ｖＤＤと７５８間に定常電流が流
れ、ラッチ・アップとなる。

同様に、第６図（ｅ）において出力端子にｖＮ′＜Ｖｓ
ｓが雑音電圧として印加された場合、”ｒ４のベース・
エミッタ間が、頃バイアスされ”ｒ４がオン状態になり
、雑音電流が矢印りの様に”ＤＤからＴ　のベース抵抗
Ｒ１を通って出力端子に流れこむ。この・結果、Ｔｒｌ
がオン状態となり、矢印Ｃの様にｖＤＤから”ｒ２のベ
ース抵抗Ｒ２を通って電流が流れ、Ｔ　もオン状態とな
る。さらにＴｒ　２のコレクタ電流（矢印Ｂ）によ’）
　”ｒｌのベースが再びバイアスされるという正帰還が
かかりラッチ・アップとなる。

なお、第６図（ｄ）の等価回路でｖＮ′が印加された場
合にもＴ　がオン状態になり、第６図（ｅ）でｖＮが印
加されれば、”ｒ３がオン状態となる。但し、Ｒ１とＲ
３の大小によってどちらが生じ易いか較差が出と考えら
れる。

第６図（ｃ）をもとにターン・オン条件を求める。

トランジスタ”ｒｌ　”ｒ２の１＠方向パイアンをｖＦ
、電流増幅率をα、コレクタ飽和電流をＩＣ，ベース電
流をＩＢ、サイリスタのゲート・トリガ電流をＩｇ、ア
ノード′成流をＩＡとすると、ＩＡ−、・・・・・・・
・・・・・・・・・旧・・・・・・・・（１）従ってタ
ーン・−オン条件（Ｂ＝Ｏ）は第６図Φ）の様な、従来
の等価回路では、Ｒ１，Ｒ３→（１）及び、Ｒ２，Ｒ４
→０としており、（２）式は、α１＋α２＝１　　　　
・・・・・・・・・・・・・・・・・・・・・・旧・・
（３）となる。（なお、Ｒ１，Ｒ３→■又は〜、Ｒ４→
０のいずれかが成立つ場合も、（３）式が導びかれる。

）なお、Ｔｒｌ　、Ｔｒ２　　のβ（＝ａ／（１−α）
）を用いると＜３１式は、 β１×β２＝１　　　・・・・・・・・・・・・・・・
・・・・・・・・・・・・（４）とも書ける。

（４）式より、寄生サイリスタのターン・オンを防止す
るにはＴｒｌ、Ｔｒ２のβをできるだけ小さくする必要
がある。

代表的なＣＭＯＳラッチ・アップ防止方法を表１に示す
が、微細化を進める場合、（例Ａ）を除いてラッチ・ア
ップを完全に防止する事は不可能である。なお、（２）
式から（３）　、　（４）式が例え成立してもＲ２＞＞
Ｒ１，Ｒ２＞＞Ｒ４・・・・・・・・・パ°゛・・（５
）くなり、動作性能が低下してしまうため採用できない
。尚、第７図は表１の例Ａ−ＥＫ対応したＣＭＯＳ断面
構造を示すものである。

ＣＹ゛頓墳、削 ゛表Ｉ　　ＣＭＯＳラッチアップ防止方法の倒板上のよ
うに、ラッチアップを原理的になくする様な、根本的な
対策を、従来技術の範囲内で実現する様な提案はなされ
ていない。

〔第２の問題点〕ホット・キャリア効果（原因：高電界
）一般にＭＯＳＦＥＴの高密度化すなわち微細化は通常
”比例縮少前″（スケーリング則ともいう）を設計手法
に用いて実施される。ところが、システム側からの電源
電圧をτＴＬレベルに合わせたいという要求と、高性能
を第１に考える回路では高い電圧で動作させたいという
希望があるため、電源電圧だけは比例縮少されない事が
多い。

電源電圧を下げずに微細化したＭＯＳＦＥＴにおいては
、ゲート長、ゲート酸化膜、ソース・ドレイン接合深さ
の縮少化と、チャネル部分の不純物濃度の増大により、
素子内部の電界が上昇する。

この高電界によりチャネル中を流れる電子はホットにな
り、ドレイン７０３の近傍で、第８図（４）の様に衝突
電離を引き起こし、多数の電子・正孔対を生成する。こ
の発生したキャリアのうち、一部は酸化膜７０４界面へ
向かい、酸化膜７０４内へ注入され、一部が捕獲された
シ、界面準位を生成する。注入電子のうち大きいエネル
ギーを持つものはゲート酸化膜を透過し、ゲート電極７
０５に達してゲート電流となる。

他方、生成された正孔のうち、基板７０１へ流れるもの
は基板電流”ｓｕｂとなる。この基板電流ｌ５ｕｂはソ
ースのｎ＋領域７０２近傍の基板電圧を増大させ、ソー
スル基板電圧がほぼ０．６ｖになるとソース・基板間の
接合は順方向にバイアスされ、電子がソースの♂領域７
０２からｐ基板子０１に注入される。この結果、第８図
（ｂ）のようにソースのｎ＋領域７０２、ｐ基板７０１
、ドレインのｎ＋領域７０３はｎ−ｐ−ｎ　　バイボ：
ラトランジスタと同じ動作を示し、ドレイン降伏電圧Ｂ
Ｖ　　　　よりａｕｂ 小さなドレイン・ソース間降伏電圧Ｂ　Ｖ　Ｄｓが支配
的になる。これを次に示す。

・・・・・・・・・・・・・・・・・・・・・・・・・
・・（６）但し　Ｌ：チャネル長、　　Ｌｐ：拡散長。

（６）式からＬの減少と共にＢ　Ｖ　ｐ　ｓの減少する
事が分かる。

［：Ｒｅｆ：Ｅ、Ｓｕｎ　ａｔ　ａｌ　１９７８アイイ
ーデイーエムテクニカル　ダイジェスト（ＩＥＤＭ　Ｔ
ｅｃｈｎｉａａｌＤｉｇｅｓｔ）、　ｐ、４７８〜］ この様な、ｐｎ接合の高電界が原因となってホｙトキＱ
’）アの発生を防ぐために高耐圧構造（例えば　Ｌｏｗ
　Ｄｏｐｅｄ　Ｄｒａｉｎ、略してＬＤＤ構造）の工夫
が試みられているが、必らずしても有効ではなく高電界
発生そのものを低減するような根本的な対策は提案され
ていない。

〔第３の問題点〕短チャネル効果（原因：パンチスルー
）短チャネルＭＯ８ＦＥ＆対し、チャネル長が、ソース
８０２の空乏層とドレイン拡散との和と同程度になると
閾電圧が下がる事が知られている。この条件下のｎチャ
ネルＭＯ！３ＦＥＴの断面図が第９図（ａ）である。

ゲート８０５の電圧によって誘起される空乏層内の電荷
は、底辺が各々ｌと４．で、高さｈの台形の面積内にあ
ると近似される。この電荷の量（学位面積あたりの電荷
量と定義する）は近似的に、 ρｄｏｐｌ＝ｑｈＮＡ（ｌ＋ｌ、）／２１　・旧・・・
旧・・・・・（７）となる。これが、閾値において、ゲ
ートによって誘起されるべき空乏層の電荷である。短チ
ャネルの時、４１は著しく、ｅより短かくなり、実線！
！１→０となってパンチ・スルーが生じる。パンチ・ス
ルー電流は表面から離れた深い所を流れる。

ドレイン８０３側空乏層の幅ｒは、 上 ｒ＝（２ε　ＶＤＢ／ｑＮＡ）　　　・・・・・・・・
・・・・・・・・・・（８）但シ、　’　”　Ｆｆｊ　
電ａ　、Ｖ　ＤＢ　＝ＶＤ−Ｖ　Ｂ＋　Ｖｂ　。

Ｌが長い時、（７）式のρｄｅｐｌは一定値ρｒ、＝ｅ
　ｈ　Ｎｐ、Ａに近づく。ρＬと、酸化層の容量Ｃ０を
用いると閾値が次式で与えられる。

（９）式から、ソース８０２又はドレイン８０３に電位
があるとｖｃ〉０　となるから、ゲート８０６下の空乏
層内の電荷の減少を引き起こし、従って閾値電圧の減少
となる。又、ｄ−ＲＡＭでよく用いられる基板バイアス
電圧ＶＢ（＜Ｏ）も、（９）式から。

ｖＴを低下させる原因であることが分かる（「アイイー
ディーエム　テクニカル　ダイジェスト」（Ｒｅｆ、　
Ｈ，Ｃ，Ｐｏｏｎ　ａｔ　ａｌ　１９７３　　Ｉ　ＥＤ
ＭＴｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐ、１５６〜）
　）。

パンチ・スルーハ、ソース８０２とドレイン８０３を分
離している電位障壁の低下をもたらし拡散電流を流れ易
くする。もしドレイン電圧が印加されるとドレイン側の
空乏層は広がり電位障壁は更に低くなる。この様子は第
９図（ｂ）に示されている。これまで短チヤネル化で問
題となる１８図（ｂ）はゲート印加電圧が一定の場合の
表面ポテンシャル分布（ここでは■Ｇ＝１．８〔ｖ〕と
しである）、チャＸネル長とドレイン電圧のみが変化し
ている。

曲線ＡではＬ＝６．２５　［ａ　ｍ　］　’、　ＶＤＢ
　＝Ｏ、ｅｓ［Ｖ］　、曲線ＢではＬ＝−１，２５［／
ｊｍ］、ＶＤ３＝０．５［Ｖ］、曲線ＣではＬ＝１．２
５［μｍ：］、Ｖ、）３＝　５［Ｖ］としたパンチ・ス
ルーを抑圧するための種々の試みがなされているが、パ
ンチ・スルーの発生を原理的になくする様な提案はなさ
れていない。

問題点を解決するための手段 本発明は、００ＭＯ３を構成するｐチャネルＭＯＳトラ
ンジスタ及びｎチャネルＭＯ３）ランジスタのソース、
ドレインが、それぞれ同一導電形の基板あるいはウェル
に形成され、■しかも、ソースとドレインの間の埋込み
チャネルが主動作領域で完全空乏状態を維持する様に（
つまり、チャネル内に中性領域が発生しない様に）チャ
ネル濃度、チャネル寸法を選定するものである。

とくに、完全空乏状態の埋込チャネル領域にソース、ド
レインが完全に埋没している本発明の構造に因んで、”
完全埋込みＣＭＯＳ″、又は”Ｄｅｐｌｅｔｉｎｇ　Ｂ
ｕｒｉｅｄ　−０ＭＯ３＝　、略してつＢ−０ＭＯ８”
と呼称する。

作　　　用 本発明は、上記手段の、■に対応して、■′同一導電形
の基板又はウェルに、ソース、ドレインが形成されるた
め寄生サイリスタが原理的に形成されないから、ラッチ
・アンプは生じない。又、パンチ・スルーの原因である
ドレイン空乏層というものはなく、チャネルストツバ−
（基板又はつ、エル電位も設定する）との接触によりチ
ャネル内に空乏層が生じるので、短チヤネル化に伴なう
閾値電圧の低下は生じない。■′更にチャネルの完全空
乏化により電界の局部集中が大幅に緩和されるため、ホ
ットキャリアの発生は著しく軽減され、例え発生したと
してもソース、ドレイン、チャネルは同一導電形なので
、横方向バイポーラトランジスタは形成されないから、
耐圧低下も生じない。

この事により、高密度化・微細化に極めて有利なＣＭＯ
Ｓが実現する。

実施例 第１図（ａｌ　、　［ｂｌは、高密度化・微細化に適し
た本発明の”ＤＢ−０ＭＯ８”インバータの平面図とＡ
　−Ａ′断面図である。

ｎ基板１０１（不純物密度Ｎ＝１０１２−１０１７ｃＰ
ｎ−５）上に、ｐウェル領域１ｏ２（Ｎ＝１０１２〜１
０１弘−）を形成する。ｎ基板１ｏ１上にソースの♂領
域１０３（Ｎ　＝　１０”　−１０２０ｍ−３）　、ド
レインのｎ＋領域１０４（Ｎ　＝　１ｏ　　〜１０　　
ｃｍ　　）＋基板電位の設定も兼ねるチャネルストッパ
ーのｐ＋領域１０５（Ｎ＝１０１７〜１０２０α−Ｓ）
が形成され、絶縁膜１０６全介してｐ＋ポリシリコンの
ゲート電極ＧＮ　、１０７が設けられ、コンタクト窓全
通して、ソース電極ＳＮ　１０８　。

ドレイン電極ＤＮ　１０９　、チャネルストッパー電極
Ｃｐ　１１０が、対応する領域と接触する。この結果、
ｎ基板１０１上には空乏層でソース〜ドレイン間のチャ
ネルが覆われた埋込みチャネル形ｎＭＯ３が形成される
。

同様に、ｐウェル１０２上に、ソースのｐ＋領域１１１
（Ｎ−１０〜１０　　ｃｒｎ）、　　ドレインのｐ＋領
域１１２　（Ｎ　＝＝　１０１７〜１０２０ｃｒｎ−’
　）、ウェル電位の設定も兼ねるチャネルストッパーの
ｎ＋領域１１３（Ｎ　＝　１０”　−１０２１０２Ｏ’
　）が形成され、絶縁膜１０６を介して、ｎ＋ポリシリ
コンのゲート電極ＧＰ１１４が設けられ、コンタクト窓
を通して、ソース電極Ｓｐ　１１５　、ドレイン電極Ｄ
ｐ　１１６　、チャネルストッパー電極ＣＮ　１１７が
、対応する領域と接触する。この結果、ｐウェル１０２
上には、空乏層でソース〜ドレイン間のチャネルが覆わ
れた埋込チャネル形ｐＭＯ３が形成される。なお、１１
８は、基板電極である。

ｎ　ＭＯＳのゲート電極ＧＮ　１０７と９ＭＯ８のゲー
ト電極ＧＰ１１４は接続してＤＢ−０ＭＯ３’″　イン
バータの入力となり、ｎＭｏ３のドレイン電極ＤＮ１０
９とｐＭｏ３のドレイン電極Ｄｐ　１．１６は接続され
て”ＤＢ−ＣＭＯ８″インバータの出力となる。

ｎＭｏ　Ｓのソース電極ＳＮ　１０８は、電源ｖｓｓに
、ｐＭｏ　３　Ｃ＋７−　スミ、１ｉｓｐ　１１５は、
電源ｖＤＤ（〉ｖｓｓ）に接続される０又、ｎＭｏ８の
チャネルストッパー電極Ｃｐ　１１０はＶＢｓＶＣ，ｐ
ＭＯｓノチャネルストッパー電極ＣＮ　１１７はｖＤＤ
に接続される。

本実施例の”ＤＢ−ＣＭＯＳ”を構成するｎＭｏ３゜９
ＭＯ８とも、チャネル部が、ソース、ドレインと同一導
電形のため、ドレイン電圧と共にドレイン空乏層が広が
シ、ついにはソース空乏層と広範囲にわたって接触する
パンチ・スルーという現象は原理的に生じない。

そこで、本実施例の様に、ソース、ドレインに依存しな
い完全空乏状態のチャネルをリーチ・スルー状態のチャ
ネルと定義す不（一般の埋込みチャネルは、主動作領域
で中性領域が生じる様に設計されている点で、本発明と
は異なる）。

第１図（０）により、リーチ・スルーの実現条件をチャ
、ネル−深さの観点から導びく。

第１図（０）は、空乏層の分布、中性領域の存在がよく
分かる様に図示している□　ｎＭｏ８のゲート電極ＧＮ
　１０７及びｐｒｏｓのゲート電極Ｇｐ　１１４の下の
チャネル部の空乏層がゲート電極の電圧に依存せず、安
定に存在するためにはチャネルストッパーと接すること
により基板又はウェルに発生する空乏層を利用するのが
望ましい。

従って、ｎＭｏ８については、チャネルストッパーのｐ
＋領域１０６に接してｎ基板１０１に生じる空乏層厚を
ｙ　とし、り領域１０５の深さをｙｐ０とし、ソース、
ドレインのｎ１域１０３　、１０４の深さをＹｎ　とす
れば、 ｙ＋ｙ＞Ｙ　　　・・・・・・・・・・・・・・・・・
・・・・・・・・・・ａｌｎ　　　　ｐｏ　　　　　ｎ 同様に、９ＭＯ８について、チャネルストッパーのｎ゛
１域１１３に接してｐウェル１０２に生じる空乏層厚を
ｙ　とし、ｎ”１域１１３の深さをｙｎｏ　’ソース、
ドレインのり領域１１１．１１２の深さをＹｐ　とすれ
ば、 ｙｐ＋ｙｎ０〉Ｙｐ　　・・・・・・・・・・・・・・
・・・・・・・・・・・・・０◇Ｑ１．０９式により、
リーチ・スルーの縦方向条件が、示される。この結果、
ソース、ドレインは、完全空乏状態の内部に閉じこめら
れる事となる。

次に、第１図（ａ）によシ、チャネル部のリーチ・スル
ー条件を導びく。この場合も、ゲート電極の電圧に依存
しないことが必要なので、チャネルストッパーと接する
基板又はウェルの空乏層を利用する。

従って、ｎ　ＭＯＳについては、チャネル幅をＷＮとす
れば、 ＷＮ≦２７ｎ　　　　　・旧・・・・・・・・・・・・
旧・・・旧・・（６）同様に、９ＭＯ８についても、そ
のチャネル幅をＷｐとすれば、 Ｗ２≦２ｙｐ　　　　　・・・・・・・・・・・・・・
・・・・・・・・・・・・・（至）（至）、０１式で、
リーチ・スルーの横方向条件が示される。

ＱＯ−０１式を満足する”ＤＢ−ＣＭＯ３″’（７バー
タの構造は、第１図（ｄ）　、　（ｅ）の様に、ｐウェ
ル領域１０２′の外にチャネルストッパーの♂領域１１
３を配置してもよい。

次に、第１図（ｂ）と第１図（ｅ）の寄生バイポーラト
ランジスタを図示した第１図（ｆ）　、　＜ｑ）を検討
する。

どちらの場合もｎＭｏ３のチャネルストッパーのｐ＋領
域１０５とソースのｎ＋領域１０３とｐウェル１ｏ２（
又は１０２’）との間にｐｎｐ）ランジスタＴｒ１が形
成され、ｐＭｏ５のチャネルストッパーの♂領域１１３
とソースのり領域１１１とｎ基板１０１との間にｎｐｎ
）ランジスタ”ｒ２が形成さ九る。又、チャネルストッ
パーのり領域１０５及びｎ”４Ｊｔ域１１１の分布抵抗
をＲ２，Ｒ４、寄生ｐｎｐ及び、ｎｐｎ　　）ランジス
タのペース分布抵抗をＲ１゜Ｒ３とすれば、第１図（ｈ
）の様な等価回路が得られる。第６図（０）と比較する
と分る様に、本実施例の寄生ガイポーラトランジスタは
、逆方向の接続になっている為ラッチ・アップという現
象は原理的に生じない事が明らかになった０ 以上の様に、本実施例の構成によれば、チャネル部が、
ソース、ドレインと同一導電形であるため、ラッチアン
プという現象及びノくンチスルーという現象は原理的に
生じない。従って、パンチスルーが原因となる短チヤネ
ル化に伴なうｖＴの低下は起こらない。

更に、チャネルの完全空乏化（すなわち、リーチ・スル
ー状態）は、チャネルストッパーの反対導電影領域と接
することで、基板、及びウェル内に空乏層を生じるので
、Ｖｒはむしろ増加する傾向を示す。

さらに、チャネルが完全空乏なので、電界−が局所に集
中する事はなく、なだらかな勾配を持つ分布となり、ホ
ットキャリアの発生が著しく低減し。

シカモ、チャネルとソース、ドレインが同一導電形なの
で、基板電流、又はウェル電流を増大させる寄生バイポ
ーラ・トランジスタは存在しない事から、ホットキャリ
アに起因する耐圧劣化という問題は生じない。

次に、本実施例の動作について述べる。第１図（ｂ）の
Ｂ　−Ｂ’線及びＣ−Ｃ／線に沿ったエネルギーバンド
図を第２図に示す。

第２図（ａ）は第１図（ｂ）のＢ　−８’線に沿ったエ
ネルギーバンド図でβ、β′はｐＭＯ８のチャネルスト
ップｎ１域′１−３が存在しない場合を示し、γ、γ′
は、チャネルストップの極く近傍を示す。それらの総合
した結果がα、α′である。図から分る様にｐＭＯ８を
流れる正孔は、ｐウェル１０２表面ではなく、埋込みチ
ャネルである。

第２図（ｂ）は、第１図（ｂ）のＣ−Ｃ’線に沿つたエ
ネルギーバンド図で、β、β′はｎ１ｖ１０ｓのチャネ
ルストップｐｖ域１０５が存在しない場合を示し、γ。

γ′は、チャネルストップの極く近傍を示す。それらの
総合した結果がα、α′である。図から分る様に、ｎＭ
Ｏ８を流れる電子は、ｎ基板１０１表面ではなく、埋込
みチャネルである。

この様に、キャリアの流れる所が、埋込みチャネルであ
るから、表面チャネルを利用している従来の０ＭＯ８に
比べ、”ＤＢ−ＣＭＯ３＝　は、低ｉ音ｅ性、高速特性
が２〜３倍以上改善される。

次に、微細化に伴ない、電子と正孔の移動度の差異から
生じるｐＭＯ８とｎＭＯ８の特性を層適化するために一
般に用いられている”ダブルウェル″方式は、本発明に
も適用でき、その具体例を第３図に示す。ともに、♂基
板３０１上にエビ形成したｌ領域３０２　（Ｎ＝１０１
２〜１０”ｃＩｎ−３，ｎ″″−又はｐ−でもよい）上
に、ｐウェル１ｏ２、又は１０２′とｎウェル１０１′
又は１０１“を設けるもので、同じ“ダブルウェル″で
も本実施例の構造は、すでに述べた特徴を全て有する点
で、従来のダブルウェルとは、大きく異なる。

次に、従来のＣＭＯＳのかかえる３つの問題点を克服し
た本発明の”ＤＢ−ＣＭＯ８″の性能を向上させた別の
実施例を第４図、第６図を用いて説明するＯ 第４図は、第１図とほとんど共通であるが、ｎ　ＭＯＳ
におけるタ　ポリシリコンのゲート電極４０１が、チャ
ネルのソース側に偏って存在しており、しかも、チャネ
ルストップのｐ１域１０６で決まるチャネル幅ＷＮが狭
い事、又ｐＭＯ３においても同様に、ｎ＋ポリシリコン
のゲート電極ａがチャネルのソース側に偏って存在して
おり、しかも、チャネルストップのｎ”ｌＪ域１１３で
決まるチャネル幅Ｗ２が狭い事が、ｉ１１図と異なる。

この様に、ゲート電極、チャネル幅を変更すると、第６
図（、）に示す電子に対する鞍部点状の電位障壁４０６
が、ｎＭＯ３のソースの♂領域１０３前面に現われ、こ
の電位障壁４０５の高さが主としてソースからドレイン
に向けて電位障壁を越えて流れる電子の流量制御を行な
う。この電位障壁４０６は、本質的なゲートの機能を有
するので、１固有ゲート″とも呼ばれ、この電位障壁４
０５の存在する領域を、”固有ゲート領域４０３″と呼
ぶ。なお、鞍部点状の電位障壁４０５を越えてソースか
らドレインへ流れる電子はチャネルの中心部４０７に集
中して流れる。同様に、第６図（ｂ）に示す正孔に対す
る鞍部点状の電位障壁４０６が、ｐｒｏｓのソースのが
領域１１１の前面に現われ、この電位障壁の高さが主と
してソースからドレインに向けて電位障壁４０６を越え
て流れる正孔の流量制御を行なう。この電位障壁−４０
６の存在する領域は、”固有ゲート領域４０４″と呼ば
れ、正孔は、チャネルの中心部４０８に集中して流れる
０ 第４図の構造及び第６図において、まずｎＭＯ５に関し
てソースの♂領域１０３と電位障壁４０５との間の抵抗
を”ａｎ　％固有ゲートとして電位障壁４０５が本来有
する相互コンダクタンスをｑｍｎ、外部に見かけ上現わ
れる相互コンダクタンスをｑ−とじ又、９ＭＯ８に関し
て、ソースの？領域１１１と電位障壁４０６との間の抵
抗をｒ　ｍ　ｐ　、固有ゲートとじて電位障壁４０６が
本来有する相互コンダクタンスをｑｒｎｐ、外部に見か
け上現われる相互コンダクタンスをｇ！ｎｐとすれｉ、 の関係式において、 ’Ｊｍｎ”　ｒ　ｓ　、　＞＞１　　＋　　’ｌｒｒ、
ｐ　”　ｒ’ｓ　ｐ　＞＞　１が成立つ様になる（普通
のＭＯＳでは、９つ・ｒ□＜　’　＊　　’Ｊｏｐ　”
　ｒＢｐ　＜　１で、ｑｍｎ　’　ｑｍｐより小さな”
ｍｎ、ｑん、を利用している）０従って二α◆、（１５
式よりｙ謡＝＝ｑｍｎ　’　ｑ畠ｐ　＝　ｑｍｐとなシ
固有ゲートδ相互コンダクタンスが、そのｉま利用され
ることになる。この機能は、５ＩＴ（（３ｔａｔｉａ　
Ｉｎｄｕｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒの略称：ア
イイーイーイートランザクシＢ　ｙ　）　（７、Ｎｉｓ
ｈＮ１５ｈｉｚａ　ａｌ　ＩＥＥＥ　　Ｔｒａｎｓ＋、
　ｖｏｌ、ＥＤ−２２，Ａ４．ｐ１８５〜，１９７５）
を参照）であシ、性能改善のため、埋込みチャネル構造
を有する”　ＢＣ−ＭＯＳ　−３Ｉ　Ｔ“として本発明
者が実現した素子と同一である。

！、の低減に伴ない固有ゲート自身の大きな相互コンダ
クタンスを利用できるだけでなく、高速動作、低雑音特
性が大幅に改善される為、微細化に最も有利となる。

しかしながら、結合容量の介在により、パンチスルーで
はないが電位障壁がドレイン電圧の影響を受ける可能性
が存在し、その場合、ドレイン電流はドレイン電圧に対
して不飽和特性を示す。これは、微細化と共に、生じ易
くなる。

一方、集積回路において電位設定を正確に行なう回路が
要求される場合が多く、そうした場合には、電圧利得の
十分とれる飽和特性が望ましい。

これは、増幅器として、一段当たりの利得をＡＶとする
と、 となシ、ｒＤの大きい時、つまり、飽和特性の時に、Ａ
Ｖが最大になるという事である。

Ｑ４．００式でｑｒｍ　＝　ｑｍｎ　’　ｑｍｐ　＝　
ｑ工、を維持し、かつＱｆ９式でＡＶ　＝　ｑｍＲＬ　
　を実現する方法は、本発明者が、”ｌ５ＩＳ−！３Ｉ
Ｔ″　で実現した。

その時の条件を第４図に適用する事は可能で、ＬＮ＞Ｗ
Ｎ＞ｙｎ−ｙｐｏ　・・・・・・・旧■・１旧・・ａη
Ｌｐ＞Ｗｐ＞ｙｐ−ｙｎｏ　・・・・・・・・・・・・
・・・・・・・・・０榎（但し、７ｎ　＋　Ｙ２ｅ　３
’　ｐ　＋　Ｙ　ｎ□の定義は第１図（Ｃ）の場合と同
じ）が成立すればよい。

この条件０η、（至）式の成立により、電位障壁４０６
及び４０６は、チャネルストッパーのが領域１１３に静
電遮へいされ、ドレイン電圧の影響は受けなくなる。こ
の結果、ドレイン電流のドレイン電圧に対する飽和特性
が実現する（従来のＦＥＴは、α勾、μｓ式に示したｒ
ｓｎ”ｓｐが大きく、その負帰還効果により、飽和特性
を呈していたので、固有ゲートの相互コンダクタンスよ
シ小さな相互コンダクタンスしか利用できなかった０又
、ｒｓｎ、ｒｇｐが大きいため、雑音が大きく、高速応
答もよくない（例えば「ソリッドステート　エレクトロ
ニクスＪ　（ｆ（、Ｔａｎｇｏ　ｅｔ　ａｌ、　５ｏｌ
ｉｄ−３ｔａｔｅ　Ｅｌｅｃｔｒｏｎｉｃｓｖｏｌ　１
３．ｐ１３９〜，１９７０）。

このように、本発明のＤＢ−０ＭＯ３の別の実施例によ
れば、大きな相互コンダクタンス、低雑音特性、高速応
答特性が、微細化と共に実現し易くなり、しかも、従来
の０ＭＯ３の３大問題点は克服されているので、高密度
化・微細化に最も有力な素子となる。

なお、これまで述べた実施例の導電形を全て逆転させて
も、同様に成り立つ事は勿論である。

また、本発明の設計原理をＳＯ３−０ＭＯ８又はＳＯＩ
−０ＭＯ８（ＳＯ３は５ｉｌｉｃｏｎ　Ｏｎ　５ａｐｈ
ｉｒｅ。

ＳＯＩは５ｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒの
略）に適用する々らば、更に、飛躍的な性能が得られる
（なぜなら、表１の例Ａに示すように、従来のＳＯＩ−
０ＭＯ８，ＳＯ８−０ＭＯ３本発明）ｍす構造テナイだ
め、ラッチアップはないものの、短チヤネル効果、ホッ
ト・キャリアの問題は避けられない−からである）。

発明の効果 本発明は、ＣＭＯＳを構成するｐＭＯ８，ｎＭＯ８のソ
ース、ドレインが、それぞれ、同−導電形の基板又はウ
ェルに形成され、しかも、ソース、ドレイン間の埋込み
チャネルが主動作領域で、完全空乏状態となるため、微
細化に伴なう従来の０ＭＯ３の３大問題点 ■　ラッチアンプ、　■　短チヤネル下に伴なうＶｒ低
下、　■　ホットキャリア発生による耐圧低下、 を原理的になくし、しかも、高性能化が容易に実現でき
高密度化、微細化に最も有利となるもので、その工業的
価値は−大きい。

【図面の簡単な説明】

第１図（ａ）は本発明のＤＢ−０ＭＯ８の第１の実施例
のインバータの平面図、第１図（ｂ）は第１図（ａ）の
Ａヤネルストッパーが外に出た場合の平面図及びトラン
ジスタを示す断面図、第１図（ｈ）は第１図（ｆ）、（
ｑ）の寄生トランジスタが形成する回路図、第２図（ａ
）　、　（ｂ）はそれぞれ第１図（ｂ）　、　（＠Ｉ）
のＢ　−Ｂ／線、Ｃ−Ｃ′線に沿ったエネルギーバンド
図、第３図（ａ）。 ｔｂ）は第１図（ｂ）　、　（ｅ）に対応したダブルウ
ェル構造図、第４図（ａ）　、　（ｂ）は本発明のＤＢ
−０ＭＯ３の第２の実施例のインバータの平面図及びＡ
　−Ａ’断面図、第６図（−）　、　（ｂ）はそれぞれ
第４スル）のＥ−Ｅ’線、Ｄ−Ｄ′線に沿った電位分布
図、第６図（ａ）は従来の０ＭＯ３−ＦＥＴを用いたイ
ンバータの構成を示す断面図、第６Ｎ−）〜（ｅ）は同
動作説明のだめの等価回路図、第７図は表１に対応した
ＣＭＯ８断面構造を示す対応図、第８図（ａ）は微細化
したＭＯ３ＦＩｉ：Ｔでホットキャリアが発生し、耐圧
が低下する過程を示すモデル図、第８図（ｂ）は同等価
回路図、第９図（ａ）は微細化したＭＯＳＦＥＴで短チ
ヤネル化と共にｖＴが低下し易くなりパンチスルーを生
じる過程を示すモデル図、第９図０３）は同チャネル電
位分布図である。 １０１・・・・・・ｎ基板、１０２・・・・・・ｐウェ
ル、１０３・・・・・・ｎ＋ソース領域、１０４・・・
・・・ｎ＋ドレイン領域、１０５・・・・・・ｐチャネ
ルストッパ領域。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ぐ５
　　　　　　　　　　　　　　　　　　　　　　　　　
　＋＋ａ区 ａつ 第５図 ４ｏｓ、４１に−１ｊｔ１１璋ｆ ツシ−１１２トッｔＩ’−（ｙ） 第　７　図 第８図 ８０２−−−ｎリース １１ｏｊ−−−ｎＴＬ−ン ８ｏ４−−−　Ｓｉ　Ｄｅ

Claims (3)

【特許請求の範囲】
1. （１）半導体基板表面に、第１導電形で低不純物密度の
   第１の半導体領域と、第２導電形で低不純物密度の第２
   の半導体領域が存在し、前記第１の半導体領域には第１
   導電形で高不純物密度の第１のソース領域、第１のドレ
   イン領域および第２導電形で高不純物密度の第１のチャ
   ネルストッパ領域が形成され、前記第１のチャネルスト
   ッパ領域により前記第１の半導体領域に生じた第１の空
   乏層が前記第１のソース領域、前記第１のドレイン領域
   、および前記第１のソース領域と前記第１のドレイン領
   域間の第１のチャネル部を主動作領域で完全に被覆し、
   前記第１のチャネル部に絶縁膜を介して第２導電形の第
   １のゲート電極を設けて第１のトランジスタとなし、前
   記第２の半導体領域には第２導電形で高不純物密度の第
   ２のソース領域、第２のドレイン領域、および第１導電
   形で高不純物密度の第２のチャネルストッパ領域が形成
   され、前記第２のチャネルストッパ領域により前記第２
   の半導体領域に生じた第２の空乏層が、前記第２のソー
   ス領域、前記第２のドレイン領域、および前記第２のソ
   ース領域と前記第２のドレイン領域間の第２のチャネル
   部を主動作領域で完全に被覆し、前記第２のチャネル部
   に絶縁膜を介して第１導電形の第２のゲート電極を設け
   て第２のトランジスタとなし、前記第１のゲート電極と
   前記第２のゲート電極を接続し、前記第１のドレイン領
   域と前記第２のドレイン領域を接続して相補形トランジ
   スタを構成することを特徴とする半導体装置。
2. （２）第１のチャネルストッパ領域が第２の半導体領域
   に形成され、前記第１の半導体領域と広範囲に接触する
   ことを特徴とする特許請求の範囲第（１）項記載の半導
   体装置。
3. （３）第１および第２のゲート電極が、第１および第２
   のソース領域近傍にのみ設けられた事を特徴とする特許
   請求の範囲第（１）項記載の半導体装置。