JPS61255064A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は各種半導体集積回路等に使用されるバイポーラ
トランジスタに関するものである。
トランジスタに関するものである。
〔従来の技術〕
従来牛導体集積回路の高密度化・高速化を目的としたバ
イポーラトランジスタとして第２７図に示すようなもの
がめる（エレクトロニクス拳レター（Ｅｌｅｃｔｒｏｎ
ｌｃｓ Ｌｅｔｔｅｒ） ４月１４日号、Ｍｏ１．１
９ 、４８ 、 ｐ、 ２８３−２８４ 、１９８３）
、同図において、１はＰ−シリコン基板、２はソース領
域全構成するＮ形エビ！キシャル層、３はＮ＋埋め込み
層、４Ａ〜４Ｅは酸化層、５はＰ＋チャネルカット層、
６はベース領域、７はベース補償領域、８はエミッタ領
域、破線で囲んだ領域９は真性トランジスタ領域、１０
妹ベース電極、１１はエミッタ電極、１２はコレクタ電
極、１３はＰ形不純物を含んだ多結晶シリコン層、１４
Ａ、１４ＢはＮ形不純物金含んだ多結晶シリコン層、１
５は窒化膜でるる。
イポーラトランジスタとして第２７図に示すようなもの
がめる（エレクトロニクス拳レター（Ｅｌｅｃｔｒｏｎ
ｌｃｓ Ｌｅｔｔｅｒ） ４月１４日号、Ｍｏ１．１
９ 、４８ 、 ｐ、 ２８３−２８４ 、１９８３）
、同図において、１はＰ−シリコン基板、２はソース領
域全構成するＮ形エビ！キシャル層、３はＮ＋埋め込み
層、４Ａ〜４Ｅは酸化層、５はＰ＋チャネルカット層、
６はベース領域、７はベース補償領域、８はエミッタ領
域、破線で囲んだ領域９は真性トランジスタ領域、１０
妹ベース電極、１１はエミッタ電極、１２はコレクタ電
極、１３はＰ形不純物を含んだ多結晶シリコン層、１４
Ａ、１４ＢはＮ形不純物金含んだ多結晶シリコン層、１
５は窒化膜でるる。
第２７図の構成において、トランジスタの動作に本来必
要不可欠々のは領域９の範囲でろり、ベース、コレクタ
、エミッタの各電極上この領域のできるだけ近くから引
き出せれば、寄性容量・抵抗を小さくできる。ところが
、各電極間の絶縁、マスク合せの余裕を見込むと、トラ
ンジスタの大きさは領域Ｓよりもはるかに大きくなって
しまう◎第２７図は１μｍルールを適用した例でるるが
１多結晶シリコン層１４Ａからなるエミッタ引き出し電
極および多結晶シリコン層１３からなるベース引き出し
電極とはセルファライン化され、特性を損うことなく基
板表面から相互に近接して引き出されているものの、エ
ミッタとコレクタ電極間は、電極形成前の下地を形成す
る際のホトリソグラフィパターン形成ルールで決まるた
め小さくできず、コレクタ領域全構成するＮ＋埋め込み
層３とＰ−シリコン基板１間の接合容量およびトランジ
スタ全体の占！面積が増大し、十分な高速化および高密
度化ができなかつ九〇さらに、従来同一の基板上にＮＰ
ＮとＰＮＰの両トランジスタ金形成してコンプリメンタ
リ−バイポーラトランジスタｔ−栴成し；うとする場合
には、高性能化の究めに両トランジスタを第１図に示す
：うなノ（−ティカル構造とするとプロセスが繁雑にな
り、他方グロセス金繁雑にしないようにＮＰＮトランジ
スタをパーティカル、ＰＮＰ トランジスタをラテラル
構造とすると、ＰＮＰ ）ランジスタの性能を高くてき
ないという問題がめった。
要不可欠々のは領域９の範囲でろり、ベース、コレクタ
、エミッタの各電極上この領域のできるだけ近くから引
き出せれば、寄性容量・抵抗を小さくできる。ところが
、各電極間の絶縁、マスク合せの余裕を見込むと、トラ
ンジスタの大きさは領域Ｓよりもはるかに大きくなって
しまう◎第２７図は１μｍルールを適用した例でるるが
１多結晶シリコン層１４Ａからなるエミッタ引き出し電
極および多結晶シリコン層１３からなるベース引き出し
電極とはセルファライン化され、特性を損うことなく基
板表面から相互に近接して引き出されているものの、エ
ミッタとコレクタ電極間は、電極形成前の下地を形成す
る際のホトリソグラフィパターン形成ルールで決まるた
め小さくできず、コレクタ領域全構成するＮ＋埋め込み
層３とＰ−シリコン基板１間の接合容量およびトランジ
スタ全体の占！面積が増大し、十分な高速化および高密
度化ができなかつ九〇さらに、従来同一の基板上にＮＰ
ＮとＰＮＰの両トランジスタ金形成してコンプリメンタ
リ−バイポーラトランジスタｔ−栴成し；うとする場合
には、高性能化の究めに両トランジスタを第１図に示す
：うなノ（−ティカル構造とするとプロセスが繁雑にな
り、他方グロセス金繁雑にしないようにＮＰＮトランジ
スタをパーティカル、ＰＮＰ トランジスタをラテラル
構造とすると、ＰＮＰ ）ランジスタの性能を高くてき
ないという問題がめった。
このような問題点全解決するために、本発明によるバイ
ポーラトランジスタは、半導体基板上の絶ａｍに設は穴
開−の開口部の対向する縁部からコレクタおよびベース
電極會引き出し、両引き出し電極間からエミッタ電極を
引き出し、かつ各引き出し、電極は１間絶縁膜を介して
相互に隣接させたものでめる。
ポーラトランジスタは、半導体基板上の絶ａｍに設は穴
開−の開口部の対向する縁部からコレクタおよびベース
電極會引き出し、両引き出し電極間からエミッタ電極を
引き出し、かつ各引き出し、電極は１間絶縁膜を介して
相互に隣接させたものでめる。
ま九、本発明によるバイポーラトランジスタの製造方法
は、半導体基板上にフィールド絶縁ｇ’を介して形成し
次第１の多結晶シリコン膚の一部に第２導電形の不純物
を導入し、この不純物添加領域に隣接する部分の無添加
領域全除去して溝を形成した後、残つ几無添加領域に第
１導電形の不純物を導入し、溝からフィールド絶縁膜を
サイドエッチして第１の多結晶シリコン膚の第１および
第２導電形不純物添加領域下面の−ｓｔ露出させた後、
サイドエッチ部を第２の多結晶シリコン層で埋めるとと
もに溝下の第１導電形を有するＭｌの半導体領域表面に
第２導電形の不純物を導入して第２の半導体領域を形成
し、異方性エツチングの利用によす溝側面部のみに第３
の多結晶シリコン層を形成するとともに蕗２の半導体領
域表面金露出させ、そこに第１導電形の第４の多結晶シ
リコン層を埋めた後、当該第４の多結晶シリコン層から
第２の半導体領域表面に第１の不純物を導入して第３の
半導体領域全形成するものでおる。なお、多結晶シリコ
ンの代りにシリサイドを用いてもよい。
は、半導体基板上にフィールド絶縁ｇ’を介して形成し
次第１の多結晶シリコン膚の一部に第２導電形の不純物
を導入し、この不純物添加領域に隣接する部分の無添加
領域全除去して溝を形成した後、残つ几無添加領域に第
１導電形の不純物を導入し、溝からフィールド絶縁膜を
サイドエッチして第１の多結晶シリコン膚の第１および
第２導電形不純物添加領域下面の−ｓｔ露出させた後、
サイドエッチ部を第２の多結晶シリコン層で埋めるとと
もに溝下の第１導電形を有するＭｌの半導体領域表面に
第２導電形の不純物を導入して第２の半導体領域を形成
し、異方性エツチングの利用によす溝側面部のみに第３
の多結晶シリコン層を形成するとともに蕗２の半導体領
域表面金露出させ、そこに第１導電形の第４の多結晶シ
リコン層を埋めた後、当該第４の多結晶シリコン層から
第２の半導体領域表面に第１の不純物を導入して第３の
半導体領域全形成するものでおる。なお、多結晶シリコ
ンの代りにシリサイドを用いてもよい。
＋１＋ （ツタｅベースのみならずコレクタモ同一開口
部から引き出され、しかも各引き出し電極は薄い絶縁膜
のみで分離されることとなるためトランジスタの占める
全面積がきわめて小さく、コレクター基板間容量が小さ
くなって高速動作が可能となる。
部から引き出され、しかも各引き出し電極は薄い絶縁膜
のみで分離されることとなるためトランジスタの占める
全面積がきわめて小さく、コレクター基板間容量が小さ
くなって高速動作が可能となる。
ま九、第１の多結晶シリコンまたはシリサイド層に形成
した＃Ｉを利用し、尚該清からフィールド絶縁膜をサイ
ドエッチしその部分を第２の多結晶シリコンまたはシリ
サイド層で埋めることに１クコレクタおよびベース各別
き出し電極が形成され、また上記＃ｌｔ−覆って形成し
次第３の絶縁膜および第３の多結晶シリコンまたはシリ
サイド層に異方性エツチングｔ−施し、溝側面部のみ残
して他は除去するとともに溝中央部に半導体表面を露出
させ、そこにｊｇ４の多結晶シリコンまたはシリサイド
層を埋めることによりエミッタ引き出し電極が形成され
、相互に絶縁膜で分離された各引き出し電極がセル７ア
ラインで同一開口部に形成されることとなる。
した＃Ｉを利用し、尚該清からフィールド絶縁膜をサイ
ドエッチしその部分を第２の多結晶シリコンまたはシリ
サイド層で埋めることに１クコレクタおよびベース各別
き出し電極が形成され、また上記＃ｌｔ−覆って形成し
次第３の絶縁膜および第３の多結晶シリコンまたはシリ
サイド層に異方性エツチングｔ−施し、溝側面部のみ残
して他は除去するとともに溝中央部に半導体表面を露出
させ、そこにｊｇ４の多結晶シリコンまたはシリサイド
層を埋めることによりエミッタ引き出し電極が形成され
、相互に絶縁膜で分離された各引き出し電極がセル７ア
ラインで同一開口部に形成されることとなる。
ＷＪ１図（Ａ）Ｆｉ本発明の一実施例上水すバイポーラ
トランジスタのＦｒ面図、同図［８）は電極の配置を示
す平面図でる９１同図の）は同図囚のＢ−Ｂ断面図に相
当する。同図において、第２７図中の各部と対応する部
分は同一記号を用いて示してるるか、両図を対比して明
らかなように、本実施例では酸化膜４Ａおよび窒化膜１
５に形成され友同−の開口部の対向する縁部からＰ形不
純物を含んだ多結晶シリコン層１３によｐベース、Ｎ形
不純物を含んだ多結晶シリコン層１４にょｐコレクタが
それぞれ引き出され、さらに同一開口部の上記ベースお
Ｌびコレクタ引き出し部の間からＮ形不純物を含んだ多
結晶シリコン１１４ＡＩ／ｃ工９エミツタがそれぞれ引
き出されており、各引き出し電極間は、酸化膜４Ｂ 、
４Ｄ、４Ｅにより相互に絶縁されている。しかもこれら
は以下に詳述するように丁ぺてセル７アラインで形成さ
れ、多結晶シリコン層１４Ａがエミッタ領域８形成の次
めの拡散源となっており、ベース、；レクタのコンタク
ト幅が０．５μｍ以下にできるとともに、エミッタの幅
も容易に０．５μｍ以下にできる。このため、エミッタ
、コレクタ、ベースを含めたトランジスタの幅を従来構
造の約１／２にでき、トランジスタの動作に不要な領域
は極力小さくできる。したがってベース−コレクタ容易
およびコレクター基板間容易を減少でき、高速動作が可
能となる。なおコレクタ拡散層１６は本実施例では多結
晶シリコン層１４Ｂ ｔ−拡散源としてＮ形エピタキシ
ャル層２中に形成される。
トランジスタのＦｒ面図、同図［８）は電極の配置を示
す平面図でる９１同図の）は同図囚のＢ−Ｂ断面図に相
当する。同図において、第２７図中の各部と対応する部
分は同一記号を用いて示してるるか、両図を対比して明
らかなように、本実施例では酸化膜４Ａおよび窒化膜１
５に形成され友同−の開口部の対向する縁部からＰ形不
純物を含んだ多結晶シリコン層１３によｐベース、Ｎ形
不純物を含んだ多結晶シリコン層１４にょｐコレクタが
それぞれ引き出され、さらに同一開口部の上記ベースお
Ｌびコレクタ引き出し部の間からＮ形不純物を含んだ多
結晶シリコン１１４ＡＩ／ｃ工９エミツタがそれぞれ引
き出されており、各引き出し電極間は、酸化膜４Ｂ 、
４Ｄ、４Ｅにより相互に絶縁されている。しかもこれら
は以下に詳述するように丁ぺてセル７アラインで形成さ
れ、多結晶シリコン層１４Ａがエミッタ領域８形成の次
めの拡散源となっており、ベース、；レクタのコンタク
ト幅が０．５μｍ以下にできるとともに、エミッタの幅
も容易に０．５μｍ以下にできる。このため、エミッタ
、コレクタ、ベースを含めたトランジスタの幅を従来構
造の約１／２にでき、トランジスタの動作に不要な領域
は極力小さくできる。したがってベース−コレクタ容易
およびコレクター基板間容易を減少でき、高速動作が可
能となる。なおコレクタ拡散層１６は本実施例では多結
晶シリコン層１４Ｂ ｔ−拡散源としてＮ形エピタキシ
ャル層２中に形成される。
次に、上記構成を実現する光めの製造プロセスの一例を
第２図ないし第１８図を用いて説明する。
第２図ないし第１８図を用いて説明する。
各図とも（４）は第１図の）のＡ−Ａ断面図に相当する
断面図（第９図（２）ないし第１８図（Ａ））または同
断面全斜め上方から見九断面斜視図（第２図（２）ない
し、＠８図（Ａｔ）ｒ！Ｊ、（Ｂ）Ｕ第１図ＣＢ）ｏ
Ｂ −Ｂ 断ｍ図に相当する断面図でるる。
断面図（第９図（２）ないし第１８図（Ａ））または同
断面全斜め上方から見九断面斜視図（第２図（２）ない
し、＠８図（Ａｔ）ｒ！Ｊ、（Ｂ）Ｕ第１図ＣＢ）ｏ
Ｂ −Ｂ 断ｍ図に相当する断面図でるる。
Ｐ−シリコン基板１に対し、通常の方法によりＮ＋埋め
込み層３およびＮ形エピタキシャルＪ１２ならびにＰ＋
チャネルカットＭＳ’＆：形成し、平坦化ＬＯＣＯ８法
を用いて厚い酸化膜（８１０ｇ膜）ＩＴｋ形成するとと
もにフィールド絶縁膜となる薄い酸化！１ｒＡ！形成す
る。さらに全百に窒化膜（５ｉｓＮ４Ｊ［） １８ ｆ
形成する（第２図）。
込み層３およびＮ形エピタキシャルＪ１２ならびにＰ＋
チャネルカットＭＳ’＆：形成し、平坦化ＬＯＣＯ８法
を用いて厚い酸化膜（８１０ｇ膜）ＩＴｋ形成するとと
もにフィールド絶縁膜となる薄い酸化！１ｒＡ！形成す
る。さらに全百に窒化膜（５ｉｓＮ４Ｊ［） １８ ｆ
形成する（第２図）。
次に、全面に無添加多結晶シリコン層１９を形成し、不
要な領域全選択的に酸化して酸化！Ｉ２０とする（第３
図）。次いでＣＶＤ法により酸化膜２１、窒化膜２２お
よび多結晶シリコン層２３ｔ−順次形成し、多結晶シリ
コン層２３お工び窒化膜２２ｔ−その一端が薄いフィー
ルド絶縁腰下のＮ形エピタキシャル層２上に位置する工
うにパター二ｙグしてイ°オン注入マスク金形成する（
第４図）。
要な領域全選択的に酸化して酸化！Ｉ２０とする（第３
図）。次いでＣＶＤ法により酸化膜２１、窒化膜２２お
よび多結晶シリコン層２３ｔ−順次形成し、多結晶シリ
コン層２３お工び窒化膜２２ｔ−その一端が薄いフィー
ルド絶縁腰下のＮ形エピタキシャル層２上に位置する工
うにパター二ｙグしてイ°オン注入マスク金形成する（
第４図）。
次に、全面にＰ形不純物でるるボロンをイオン注入する
と、多結晶シリコン層２３および窒化膜２２でマスクさ
れない領域の多結晶シリコン層１９のみにボロンが注入
されＰ形不純物添加多結晶シリコン膚１９Ａ となる。
と、多結晶シリコン層２３および窒化膜２２でマスクさ
れない領域の多結晶シリコン層１９のみにボロンが注入
されＰ形不純物添加多結晶シリコン膚１９Ａ となる。
なお多結晶シリコン層２３にはボロンが注入されてボロ
ン添加多結晶シリコンＮ２５Ａとなる（第５図）。この
ボロン添加多結晶シリコン／１ｉ１２３Ａｔ−ウェット
エツチングまたはドライエツチングで除去し几後に、窒
化膜２２ｔマスクとして酸化膜２１ｔ−エツチングし、
無添加多結晶シリコン層１９の表面が一部露出するよう
にする。この露出部分を２４で示す（第６図）。
ン添加多結晶シリコンＮ２５Ａとなる（第５図）。この
ボロン添加多結晶シリコン／１ｉ１２３Ａｔ−ウェット
エツチングまたはドライエツチングで除去し几後に、窒
化膜２２ｔマスクとして酸化膜２１ｔ−エツチングし、
無添加多結晶シリコン層１９の表面が一部露出するよう
にする。この露出部分を２４で示す（第６図）。
次に、窒化膜２２ｔ−除去した後、無添加多結晶シリコ
ンの方がボロン添加多結晶シリコンに比してエツチング
速度が１桁程度早くなるエツチング液、例えば水酸化カ
リウムを用いてエツチング全行ない、トランジスタの活
性領域の範囲を決める＃＄２５を形成し、その後酸化Ｊ
１２１ ’ｉ除去する（第７図〕。
ンの方がボロン添加多結晶シリコンに比してエツチング
速度が１桁程度早くなるエツチング液、例えば水酸化カ
リウムを用いてエツチング全行ない、トランジスタの活
性領域の範囲を決める＃＄２５を形成し、その後酸化Ｊ
１２１ ’ｉ除去する（第７図〕。
次に熱酸化を行なって酸化膜２６？形成した後、Ｎ形、
不純物を導入するための窓２７ｆｆｉあける加工を行な
う（第８図〕。次いで全面にＮ形不純物としてヒ素また
はリンをイオン注入またはドープドオキサイド法で導入
し無添加多結晶シリコン膚１９’ｋＮ形不純物添加多結
晶シリコン層１９Ｂとし、熱処理後、追加の酸化全行な
って酸化膜２８を形成する。次いで全面に窒化膜２９お
よび多結晶シリコン層３０を順次形成し、引続きＢ−Ｂ
＠面については活性領域となる溝の端部が十分露出する
ように、他方Ａ−Ａ断面については溝の端部がカバーさ
れるように、多結晶シリコンＷ１１３Ｇの窓めけを行な
う（第９図）。次に多結晶シリコン層３Ｇ金マスクとし
て窒化［２Ｂのエツチングを行なった後（第４０図）、
多結晶シリコンＪＩ３（ｌ除去する。このとき、活性領
域となる溝の底Ｓは酸化Ｊ［１７Ａで保護されておｐｌ
またベース、コレクタの引き出し電極となる多結晶シリ
コ７１１９人。
不純物を導入するための窓２７ｆｆｉあける加工を行な
う（第８図〕。次いで全面にＮ形不純物としてヒ素また
はリンをイオン注入またはドープドオキサイド法で導入
し無添加多結晶シリコン膚１９’ｋＮ形不純物添加多結
晶シリコン層１９Ｂとし、熱処理後、追加の酸化全行な
って酸化膜２８を形成する。次いで全面に窒化膜２９お
よび多結晶シリコン層３０を順次形成し、引続きＢ−Ｂ
＠面については活性領域となる溝の端部が十分露出する
ように、他方Ａ−Ａ断面については溝の端部がカバーさ
れるように、多結晶シリコンＷ１１３Ｇの窓めけを行な
う（第９図）。次に多結晶シリコン層３Ｇ金マスクとし
て窒化［２Ｂのエツチングを行なった後（第４０図）、
多結晶シリコンＪＩ３（ｌ除去する。このとき、活性領
域となる溝の底Ｓは酸化Ｊ［１７Ａで保護されておｐｌ
またベース、コレクタの引き出し電極となる多結晶シリ
コ７１１９人。
１９Ｂ もこの段階ではまだ露光しない状態で酸化膜
１８．２８により保護されている。
１８．２８により保護されている。
次いで、Ａ−Ａ断面上で溝部分の窒化膜１８゜２９がｌ
Ｏ％程度オーバーエツチングされる条件で窒化膜のエツ
チングを行なう。このとき、Ｂ −Ｂ断面上では窒化膜
１８が３１で示すよりにサイドエツチングされ、ベース
、コレクタ引き出し電極となる多結晶シリコン４１９Ａ
、１９Ｂの下面が露出する（第１１図）。次に、露出し
た酸化膜１γＡｆｆｉ除去し次後、サイドエツチング部
３１を埋める之め、減圧ＣＶＤ法等にエフ全面に無添加
多結晶シリコン層３２を形成する（第１２図）。
Ｏ％程度オーバーエツチングされる条件で窒化膜のエツ
チングを行なう。このとき、Ｂ −Ｂ断面上では窒化膜
１８が３１で示すよりにサイドエツチングされ、ベース
、コレクタ引き出し電極となる多結晶シリコン４１９Ａ
、１９Ｂの下面が露出する（第１１図）。次に、露出し
た酸化膜１γＡｆｆｉ除去し次後、サイドエツチング部
３１を埋める之め、減圧ＣＶＤ法等にエフ全面に無添加
多結晶シリコン層３２を形成する（第１２図）。
次いで等方的なエツチングによりこの多結晶シリコン層
３２を除去するが、このときオーバーエツチングｔ−１
０％程度とすれば、Ｂ−Ｂ断面上で上記サイドエツチン
グ部３１は多結晶シリコン層３２で埋められるが、Ａ−
Ａ断面上には多結晶シリコン層３２が残らない（第１３
図）。このようにしてベース、コレクタの各引き出し電
極となる多結晶シリコン層が、同一の開口部の対向する
縁部に形成される。
３２を除去するが、このときオーバーエツチングｔ−１
０％程度とすれば、Ｂ−Ｂ断面上で上記サイドエツチン
グ部３１は多結晶シリコン層３２で埋められるが、Ａ−
Ａ断面上には多結晶シリコン層３２が残らない（第１３
図）。このようにしてベース、コレクタの各引き出し電
極となる多結晶シリコン層が、同一の開口部の対向する
縁部に形成される。
次に、熱酸化により溝内面に薄い酸化膜３３ｔ−形成す
る。このときの熱処理により不純物添加多結晶、シリコ
ン１９Ａ、１９Ｂに接する無添加多結晶シリコン１１３
２には不純物が導入され、それぞれＰ形不純物添加多結
晶シリコン層３２ＡおよびＮ形不純物添訓多結晶シリコ
ン層３２Ｂ となる。次いで上記酸化膜３３を介してボ
ロンｔイオ／注入することによりベース領域３４會形成
した後、エミッタの窓めけ會セル７アラインで行なうた
めに、ＣＶＤ法により酸化膜３５お工び多結晶シリコン
／ｌ１３６’に順次形成する（第１４図）。次に、まず
多結晶シリコン層３６を異方性エツチング、例えばＲＩ
Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）
法によりエツチングし、ａ＠面部のみ７残して除去する
（第１５図）。引続き異方性エツチングおよび異方性エ
ツチングによるダメージの回復をはかるためウェットエ
ツチングを併用して酸化膜３５，３３に窓めけを行ない
、ベース領域３４のシリコン表面を露出させ友後、全面
にＮ形不純物として例えばヒ素を添加し几多結晶シリコ
ン層３７を形成する（第１６図）。次すでドライエツチ
ング法により余分なＮ形不純物添加多結晶シリコン層３
Ｔを除去する加工を行なつ念後、熱処理全行ない、多結
晶シリコンＦｌ１３７からベース領域３４の単結晶シリ
コン中にＮ形不純物を拡散させエミッタ拡散領域３Ｂを
形成する。このときの熱処理により１多結晶シリコン１
１１９Ｂ、３２Ｂ ’！＆拡散源としてコレクタ拡散領
域３９が、また多結晶シリコン層１９Ａ、３２Ａ ’ｅ
拡散源としてベース補償領域４０がそれぞれ形成される
とともに、多結晶シリコンＮ３γにズした多結晶シリコ
ン＃３６にもヒ素が導入されてＮ形不純物添加多結晶シ
リコンＮ３６Ａとなる。その後、酸化膜２８にベース、
コレクタ電極取り出し用の窓４１．４２’ｔ６ける（第
１７図）。さらにＣＶＤ法によす酸化膜４３全形成し、
これにエミッタ、ベース、コレクタ電極取り出し用の窓
めけを行なつｔ後、アルミニウム等の金属からなるコレ
クタ電極４４、エミッタ電極４５お工びベース電標４６
を形成する（第１８図）。
る。このときの熱処理により不純物添加多結晶、シリコ
ン１９Ａ、１９Ｂに接する無添加多結晶シリコン１１３
２には不純物が導入され、それぞれＰ形不純物添加多結
晶シリコン層３２ＡおよびＮ形不純物添訓多結晶シリコ
ン層３２Ｂ となる。次いで上記酸化膜３３を介してボ
ロンｔイオ／注入することによりベース領域３４會形成
した後、エミッタの窓めけ會セル７アラインで行なうた
めに、ＣＶＤ法により酸化膜３５お工び多結晶シリコン
／ｌ１３６’に順次形成する（第１４図）。次に、まず
多結晶シリコン層３６を異方性エツチング、例えばＲＩ
Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）
法によりエツチングし、ａ＠面部のみ７残して除去する
（第１５図）。引続き異方性エツチングおよび異方性エ
ツチングによるダメージの回復をはかるためウェットエ
ツチングを併用して酸化膜３５，３３に窓めけを行ない
、ベース領域３４のシリコン表面を露出させ友後、全面
にＮ形不純物として例えばヒ素を添加し几多結晶シリコ
ン層３７を形成する（第１６図）。次すでドライエツチ
ング法により余分なＮ形不純物添加多結晶シリコン層３
Ｔを除去する加工を行なつ念後、熱処理全行ない、多結
晶シリコンＦｌ１３７からベース領域３４の単結晶シリ
コン中にＮ形不純物を拡散させエミッタ拡散領域３Ｂを
形成する。このときの熱処理により１多結晶シリコン１
１１９Ｂ、３２Ｂ ’！＆拡散源としてコレクタ拡散領
域３９が、また多結晶シリコン層１９Ａ、３２Ａ ’ｅ
拡散源としてベース補償領域４０がそれぞれ形成される
とともに、多結晶シリコンＮ３γにズした多結晶シリコ
ン＃３６にもヒ素が導入されてＮ形不純物添加多結晶シ
リコンＮ３６Ａとなる。その後、酸化膜２８にベース、
コレクタ電極取り出し用の窓４１．４２’ｔ６ける（第
１７図）。さらにＣＶＤ法によす酸化膜４３全形成し、
これにエミッタ、ベース、コレクタ電極取り出し用の窓
めけを行なつｔ後、アルミニウム等の金属からなるコレ
クタ電極４４、エミッタ電極４５お工びベース電標４６
を形成する（第１８図）。
このように形成されるバイポーラトランジスタの各種の
構造パラメータ全第１８図に定義した。
構造パラメータ全第１８図に定義した。
すなわちＷＦはＡ−Ａ断面上でのベース縁取り領域幅、
Ｗｃｃはコレクタ拡散領域の幅、ＷＢＣはエミッタ拡散
領域の幅、ＷＢｏｃはベース補償領域の幅、ＷＢｏはベ
ース領域の幅、ＷＦ２はＢ−Ｂ断面上でのベース縁取り
領域の幅、ＷＥはエミッタ拡散窓の幅、Ｗｃはコレクタ
拡散窓の幅、ＷＢはベース補償拡散窓の幅、Ｗｏｘｌ
はエミッタ拡散窓とコレクタ拡散窓との間隔、Ｗｏｘ２
はエミッタ拡散窓とベース補償拡散窓との間隔でろる。
Ｗｃｃはコレクタ拡散領域の幅、ＷＢＣはエミッタ拡散
領域の幅、ＷＢｏｃはベース補償領域の幅、ＷＢｏはベ
ース領域の幅、ＷＦ２はＢ−Ｂ断面上でのベース縁取り
領域の幅、ＷＥはエミッタ拡散窓の幅、Ｗｃはコレクタ
拡散窓の幅、ＷＢはベース補償拡散窓の幅、Ｗｏｘｌ
はエミッタ拡散窓とコレクタ拡散窓との間隔、Ｗｏｘ２
はエミッタ拡散窓とベース補償拡散窓との間隔でろる。
を比、第１９図に、半導体基板とその上に形成され九多
結晶シリコン層および絶縁膜との界面部分全上方から見
を場合に相当する断面構造金示した。図中短い破線で囲
んだ範囲はベース領域金示し、１点鎖線がエミッタ領域
、長い破線がＰ＋多結晶シリコンからの拡散領域、２点
鎖線がＮ＋多結晶シリコンからの拡散領域を示す。ま九
細かいＸ印を付し皮部分がＮ“多結晶シリコンの部分、
つｔｐエミッタ引き出し電極としての多結晶シリコン層
３Ｔおよびコレクタ引き出し電極としての多結晶シリコ
ン層３２Ｂ１ ・印を付した部分がＰ＋多結晶シリコン
の部分、つまクベース引き出し電極としての多結晶シリ
コン層３２Ａｔ−示し１斜線金付し皮部分がこれら全絶
縁する酸化膜を示している。
結晶シリコン層および絶縁膜との界面部分全上方から見
を場合に相当する断面構造金示した。図中短い破線で囲
んだ範囲はベース領域金示し、１点鎖線がエミッタ領域
、長い破線がＰ＋多結晶シリコンからの拡散領域、２点
鎖線がＮ＋多結晶シリコンからの拡散領域を示す。ま九
細かいＸ印を付し皮部分がＮ“多結晶シリコンの部分、
つｔｐエミッタ引き出し電極としての多結晶シリコン層
３Ｔおよびコレクタ引き出し電極としての多結晶シリコ
ン層３２Ｂ１ ・印を付した部分がＰ＋多結晶シリコン
の部分、つまクベース引き出し電極としての多結晶シリ
コン層３２Ａｔ−示し１斜線金付し皮部分がこれら全絶
縁する酸化膜を示している。
これらの図から明らかなように、ベース拡散領域に対し
、コレクタ拡散領域、エミッタ拡散領域がセルファライ
ンで形成され、同一の開口部からエミッタを挾んでベー
スおよびコレクタが対向して引き出される構造を有する
ｌｃめ、ＷＪ２７図に示したような従来構造に比較して
トランジスタの占有面積が縮少しコレクター基板間容量
が小さくなって、高速化が達成できる。
、コレクタ拡散領域、エミッタ拡散領域がセルファライ
ンで形成され、同一の開口部からエミッタを挾んでベー
スおよびコレクタが対向して引き出される構造を有する
ｌｃめ、ＷＪ２７図に示したような従来構造に比較して
トランジスタの占有面積が縮少しコレクター基板間容量
が小さくなって、高速化が達成できる。
以上、ＮＰＮトランジスタについて説明したが、導電形
を逆にすればＰＮＰ トランジスタも全く同様に形成で
き、しかも工程のわずかの変更・追加によって、ＮＰＮ
トランジスタと同一チップ上に形成することも可能であ
る。次に、第２０図および第２１図を用いてその一例全
説明する。なお、両図はＢ−Ｂ断面図に相当する断面図
である。
を逆にすればＰＮＰ トランジスタも全く同様に形成で
き、しかも工程のわずかの変更・追加によって、ＮＰＮ
トランジスタと同一チップ上に形成することも可能であ
る。次に、第２０図および第２１図を用いてその一例全
説明する。なお、両図はＢ−Ｂ断面図に相当する断面図
である。
ＬＯＧＯＳ工程前に、薄い酸化膜を介してＮ形エピタキ
シャル層２にＰ形不純物をイオン注入し、ＰＮ？トラン
ジスタのＰ形エピタキシャル／１５１を形成する。その
後ＬＯＣＯ８工程、薄い酸化膜１γＡおよび窒化膜１８
の形成を行なう（第２０図）。その後は、第１４図の薄
い酸化膜３３を形成するまでＮＰＮ トランジスタの
製造プロセスと共通であるが、酸化膜３３ｔ−介してリ
ン全イオン注入し、ベース領域５２を形成する。次に酸
化膜３５および多結晶シリコン着金順次形成し、異方性
エツチングおよび酸化膜３５についてはウェットエツチ
ングの併用によりエミッタ領域となるべきシリコン表面
全露出させる。次いでボロンを添加した多結晶シリコン
層管形成後、熱処理によりボロンのイオン注入を行なっ
てエミッタ拡散領域５３を形成するとともにコレクタ拡
散領域５４お工びベース補償領域５５を形成する。その
後はＮＰＮ ）ランジスタの製造プロセスと同様でらる
。
シャル層２にＰ形不純物をイオン注入し、ＰＮ？トラン
ジスタのＰ形エピタキシャル／１５１を形成する。その
後ＬＯＣＯ８工程、薄い酸化膜１γＡおよび窒化膜１８
の形成を行なう（第２０図）。その後は、第１４図の薄
い酸化膜３３を形成するまでＮＰＮ トランジスタの
製造プロセスと共通であるが、酸化膜３３ｔ−介してリ
ン全イオン注入し、ベース領域５２を形成する。次に酸
化膜３５および多結晶シリコン着金順次形成し、異方性
エツチングおよび酸化膜３５についてはウェットエツチ
ングの併用によりエミッタ領域となるべきシリコン表面
全露出させる。次いでボロンを添加した多結晶シリコン
層管形成後、熱処理によりボロンのイオン注入を行なっ
てエミッタ拡散領域５３を形成するとともにコレクタ拡
散領域５４お工びベース補償領域５５を形成する。その
後はＮＰＮ ）ランジスタの製造プロセスと同様でらる
。
金属電極形成後の構造を第２１図に示す。図中５６．５
７がエミッタ引き出し電極としてのボ０ン、すなわちＰ
形不純物會含む多結晶シリコン層でろるＯま’ｆｔｓ本
実施例ではＰ形不純物添加多結晶シリコン１９Ａ、３２
Ａはコレクタ引き出し電極を構成しＮ形不純物添ｉ多結
晶シリコン１９Ｂ。
７がエミッタ引き出し電極としてのボ０ン、すなわちＰ
形不純物會含む多結晶シリコン層でろるＯま’ｆｔｓ本
実施例ではＰ形不純物添加多結晶シリコン１９Ａ、３２
Ａはコレクタ引き出し電極を構成しＮ形不純物添ｉ多結
晶シリコン１９Ｂ。
３２Ｂがベース引き出し電極全構成している。
この工うにパーティカル構造のＰＮＰトランジスタとＰ
ＮＰ トランジスタと全同一チップ上に容易に形成でき
、性能の良いコンプリメンタリ−バイポーラトランジス
タ全構成することができる。
ＮＰ トランジスタと全同一チップ上に容易に形成でき
、性能の良いコンプリメンタリ−バイポーラトランジス
タ全構成することができる。
さらに、上述した実施例では各引き出し電極全多結晶シ
リコンで形成したが、低抵抗化をはかる之めに、多結晶
シリコンの一部または全部全シリサイドに置き換えても
よいし、金Ｊｌ金単結晶ま友は多結晶のシリコン上のみ
に成長させる選択成長法？利用して一部を金属で形成す
る工うにしてもよい。
リコンで形成したが、低抵抗化をはかる之めに、多結晶
シリコンの一部または全部全シリサイドに置き換えても
よいし、金Ｊｌ金単結晶ま友は多結晶のシリコン上のみ
に成長させる選択成長法？利用して一部を金属で形成す
る工うにしてもよい。
ｗ、２２図ないし第２４図は、一部にシリサイド金剛い
た例を示し、いずれもＢ−Ｂ断面に相当する断面図でる
る。図において、エミッタの引き出し電極となるＮ形不
純物添加多結晶シリコン１３７を加工し友後、これ金マ
スクとしてエツチング全行ない、ベース引き出し電極と
なるＰ形不純物添加多結晶シリコン層１９Ａおよびコレ
クタ引き出し電極となるＮ形不純物添加多結晶シリコン
１１９Ｂの表面全露出させる（第２２図）。その後、熱
処理によりエミッタ拡散領域３８全形成し次後、ＣＶＤ
法により酸化膜６１ｔ−形成し、異方性エツチング法を
施してエミッタ引き出し電極の周辺にのみ残るようにす
る（第２３図）。次に、Ｐｔなどの金属ＮＩヲ形成し、
熱処理によりシリサイド層６２會形成した後、酸化膜上
のシリサイド化されずに残つ次金属層を除去する（第２
４図）。次に酸化膜４３を形成し、コンタクトの窓ろけ
を行ない、アルミニウム等のコレクタ電極６３、エミッ
タ電極Ｓ４お工びベース電極６５を形成する（第２５図
）。
た例を示し、いずれもＢ−Ｂ断面に相当する断面図でる
る。図において、エミッタの引き出し電極となるＮ形不
純物添加多結晶シリコン１３７を加工し友後、これ金マ
スクとしてエツチング全行ない、ベース引き出し電極と
なるＰ形不純物添加多結晶シリコン層１９Ａおよびコレ
クタ引き出し電極となるＮ形不純物添加多結晶シリコン
１１９Ｂの表面全露出させる（第２２図）。その後、熱
処理によりエミッタ拡散領域３８全形成し次後、ＣＶＤ
法により酸化膜６１ｔ−形成し、異方性エツチング法を
施してエミッタ引き出し電極の周辺にのみ残るようにす
る（第２３図）。次に、Ｐｔなどの金属ＮＩヲ形成し、
熱処理によりシリサイド層６２會形成した後、酸化膜上
のシリサイド化されずに残つ次金属層を除去する（第２
４図）。次に酸化膜４３を形成し、コンタクトの窓ろけ
を行ない、アルミニウム等のコレクタ電極６３、エミッ
タ電極Ｓ４お工びベース電極６５を形成する（第２５図
）。
同様に第２６図は金属の選択成長を用いる例を示す。第
２３図の段階で露出した多結晶シリコン層１９Ａ、１９
Ｂ、３７の表面に金属／１７１を選択成長により形成す
る。配線用としては、酸化膜４３を形成しコンタクトの
窓あけを行なった後にアルミニウム等からなる厚い金属
層を形成会加工してコレクタ電極７２、エミッタ電極Ｔ
３、ベース１極Ｔ４とする。
２３図の段階で露出した多結晶シリコン層１９Ａ、１９
Ｂ、３７の表面に金属／１７１を選択成長により形成す
る。配線用としては、酸化膜４３を形成しコンタクトの
窓あけを行なった後にアルミニウム等からなる厚い金属
層を形成会加工してコレクタ電極７２、エミッタ電極Ｔ
３、ベース１極Ｔ４とする。
以上説明したように、本発明によれば、同一開口部から
コレクタとベースと全対向させて引き出し、両者の間か
らエミッタを引き出し、各引き出し電極間は相互に絶縁
膜の厚みのみで分離されるようにし几ことにより、トラ
ンジスタの占有面積が従来構造の１／３〜１／４ 程度
に縮小できる。
コレクタとベースと全対向させて引き出し、両者の間か
らエミッタを引き出し、各引き出し電極間は相互に絶縁
膜の厚みのみで分離されるようにし几ことにより、トラ
ンジスタの占有面積が従来構造の１／３〜１／４ 程度
に縮小できる。
このため、高密度・高集積のＬＳＩ の製造が可能に
なるとともに、特にコレクター基板間容量が小さくなる
ことから高速動作が可能となる。ま九多結晶シリコンま
たはシリサイドを引き出し電極とすることにより、エミ
ッタ、ベース、コレクタの各領域が多結晶シリコンｔｘ
はシリサイド全弁して金属電極と接することとなって金
属による食われ現象から保護されるため、浅い接合を安
定して形成することができ、この点でも高速動作に有利
となる。さらに、プロセスのわずかな変更・追加のみで
、高性能なパーティカル構造のＰＮＰ ）ランジスタと
ＮＰＮ トランジスタとを同一チップ上に容易に形成
することができる九め、従来工程の複雑さから、あるい
は工程の複雑化を避けてラテラル構造のＰＮＰ トラ
ンジスタを使用した場合の性能の悪さからはとんと注目
されていなかった、高速で低消費電力化が可能なコンプ
リメンタリ−バイポーラＬＳＩ の東男が可能となる。
なるとともに、特にコレクター基板間容量が小さくなる
ことから高速動作が可能となる。ま九多結晶シリコンま
たはシリサイドを引き出し電極とすることにより、エミ
ッタ、ベース、コレクタの各領域が多結晶シリコンｔｘ
はシリサイド全弁して金属電極と接することとなって金
属による食われ現象から保護されるため、浅い接合を安
定して形成することができ、この点でも高速動作に有利
となる。さらに、プロセスのわずかな変更・追加のみで
、高性能なパーティカル構造のＰＮＰ ）ランジスタと
ＮＰＮ トランジスタとを同一チップ上に容易に形成
することができる九め、従来工程の複雑さから、あるい
は工程の複雑化を避けてラテラル構造のＰＮＰ トラ
ンジスタを使用した場合の性能の悪さからはとんと注目
されていなかった、高速で低消費電力化が可能なコンプ
リメンタリ−バイポーラＬＳＩ の東男が可能となる。
第１図囚は本発明の一実施例を示す断面図、同図０３）
は平面図、第２図ないし第１８図は製造プロセスの一例
を示す工程図で第２図ないし第８図の各（４）は断面斜
視図、他は断面図、第１９図は方向の異なる断面図、第
２０図および第２１図は本発明の他の実施例を示す工程
断面図、第２２図ないし第２５図は本発明のさらに他の
実施例を示す工程断面図、第２６図は本発明の他の実施
例を示す断面図、第２７図は従来例金示す断面図である
。 １１１・拳拳Ｐ−シリコン基板、２・・Ｉｌ＠Ｎ形エピ
タキシャル層、３・・・・Ｎ＋埋め込み１為４Ａ〜４Ｅ
、１７．１７Ａ、２０，２１，２６．２ｇ。 ３３．３５，４３，６１ ・・・・酸化膜、６，３４゜
５２＋１・・・ベース領域、８・・ｌｌ１１エミツタ領
域、０１，４６，６５，７４ ・・・・ベース電極、１
１．４５，６４，７３ ・・・・エミッタ電極、１２．
４４．６３，７２ ・ｅ・・コレクタ電極、１３．１９
Ａ、３２Ａ、５６．５７・・Φ・Ｐ形不純物添加多結晶
シリコン層、１４Ａ、１４Ｂ、１９Ｂ、３２Ｂ、３６Ａ
、３７・・・・ Ｎ形不純物添加多結晶シリコン層、１
５，１８，２２，２９・会・・窒化膜、１９，３２，３
６・・・・無添加多結晶シリコン層、２５・・・・溝、
３１−−・・サイドエツチング部、３８・・・・エミッ
タ拡散領域、５１・・・・Ｐ形エピタキシャル層、６２
・・・ｅシリサイド層、７１・・・・金属層。
は平面図、第２図ないし第１８図は製造プロセスの一例
を示す工程図で第２図ないし第８図の各（４）は断面斜
視図、他は断面図、第１９図は方向の異なる断面図、第
２０図および第２１図は本発明の他の実施例を示す工程
断面図、第２２図ないし第２５図は本発明のさらに他の
実施例を示す工程断面図、第２６図は本発明の他の実施
例を示す断面図、第２７図は従来例金示す断面図である
。 １１１・拳拳Ｐ−シリコン基板、２・・Ｉｌ＠Ｎ形エピ
タキシャル層、３・・・・Ｎ＋埋め込み１為４Ａ〜４Ｅ
、１７．１７Ａ、２０，２１，２６．２ｇ。 ３３．３５，４３，６１ ・・・・酸化膜、６，３４゜
５２＋１・・・ベース領域、８・・ｌｌ１１エミツタ領
域、０１，４６，６５，７４ ・・・・ベース電極、１
１．４５，６４，７３ ・・・・エミッタ電極、１２．
４４．６３，７２ ・ｅ・・コレクタ電極、１３．１９
Ａ、３２Ａ、５６．５７・・Φ・Ｐ形不純物添加多結晶
シリコン層、１４Ａ、１４Ｂ、１９Ｂ、３２Ｂ、３６Ａ
、３７・・・・ Ｎ形不純物添加多結晶シリコン層、１
５，１８，２２，２９・会・・窒化膜、１９，３２，３
６・・・・無添加多結晶シリコン層、２５・・・・溝、
３１−−・・サイドエツチング部、３８・・・・エミッ
タ拡散領域、５１・・・・Ｐ形エピタキシャル層、６２
・・・ｅシリサイド層、７１・・・・金属層。
Claims (2)
- （１）半導体基板内に形成された第１導電形を有する第
１の半導体領域からなるコレクタ領域と、第１の半導体
領域内に形成された第２導電形を有する第２の半導体領
域からなるベース領域と、第２の半導体領域内に形成さ
れた第１導電形を有する第３の半導体領域からなるエミ
ツタ領域とを備えたバイポーラトランジスタにおいて、
コレクタ引き出し電極とベース引き出し電極とを、半導
体基板上のフィールド絶縁膜に形成した同一の開口部の
対向する縁部にそれぞれ配置し、エミツタ引き出し電極
を、上記コレクタ引き出し電極とベース引き出し電極と
の間に、かつ当該両引き出し電極にそれぞれ絶縁膜を介
して隣接させて配置したことを特徴とするバイポーラト
ランジスタ。 - （２）第１導電形の第１の半導体領域を有する半導体基
板上にフィールド絶縁膜として第１の絶縁膜を形成しそ
の上に第１の多結晶シリコンまたはシリサイド層を形成
する工程と、この第１の多結晶シリコンまたはシリサイ
ド層のうち上記第１の半導体領域の一部を覆う一部領域
に第２導電形の不純物を導入する工程とこの不純物添加
領域に隣接する部分の無添加の第１の多結晶シリコンま
たはシリサイド層を除去し当該第１の多結晶シリコンま
たはシリサイド層に上記第１の半導体領域上に位置する
溝を形成する工程と、無添加の第１の多結晶シリコンま
たはシリサイド層に第１導電形の不純物を導入する工程
と、上記溝から第１の絶縁膜をサイドエッチし第１導電
形の第１の多結晶シリコンまたはシリサイド層および第
２導電形の第１の多結晶シリコンまたはシリサイド層の
下面の一部をそれぞれ露出させこのサイドエッチ部を第
２の多結晶シリコンまたはシリサイド層で埋めるととも
に上記溝部の第１の半導体領域表面に第２導電形の不純
物を導入して第２の半導体領域を形成する工程と、全面
に第３の絶縁膜および第３の多結晶シリコンまたはシリ
サイド層を順次積層した後異方性エッチングを利用しこ
の第３の絶縁膜および第３の多結晶シリコンまたはシリ
サイド層を溝側面部を残して除去するとともに溝中央部
に第２の半導体領域表面を露出させる工程と、これら第
２の半導体領域表面ならびに第３の絶縁膜および第３の
多結晶シリコンまたはシリサイド層に囲まれた領域に第
１導電形の不純物を含む第４の多結晶シリコンまたはシ
リサイド層を埋める工程と、第４の多結晶シリコンまた
はシリサイド層から第２の半導体領域表面に第１導電形
の不純物を拡散して第３の半導体領域を形成する工程と
を少なくとも含むことを特徴とするバイポーラトランジ
スタの製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60096422A JPH0658912B2 (ja) | 1985-05-07 | 1985-05-07 | バイポーラトランジスタの製造方法 |
| CA000508270A CA1241458A (en) | 1985-05-07 | 1986-05-02 | Side-etching method of making bipolar transistor |
| DE8686106270T DE3679862D1 (de) | 1985-05-07 | 1986-05-07 | Verfahren zur herstellung eines bipolaren transistors. |
| EP86106270A EP0201867B1 (en) | 1985-05-07 | 1986-05-07 | Method of manufacturing a bipolar transistor |
| EP19900250256 EP0409370A3 (en) | 1985-05-07 | 1986-05-07 | Bipolar transistor |
| KR8603554A KR900008651B1 (en) | 1985-05-07 | 1986-05-07 | Bipolar transistor and the manufacturing method |
| US07/104,544 US4780427A (en) | 1985-05-07 | 1987-09-29 | Bipolar transistor and method of manufacturing the same |
| US07/498,463 US5049964A (en) | 1985-05-07 | 1990-03-22 | Bipolar transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60096422A JPH0658912B2 (ja) | 1985-05-07 | 1985-05-07 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255064A true JPS61255064A (ja) | 1986-11-12 |
| JPH0658912B2 JPH0658912B2 (ja) | 1994-08-03 |
Family
ID=14164544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60096422A Expired - Lifetime JPH0658912B2 (ja) | 1985-05-07 | 1985-05-07 | バイポーラトランジスタの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4780427A (ja) |
| EP (1) | EP0201867B1 (ja) |
| JP (1) | JPH0658912B2 (ja) |
| KR (1) | KR900008651B1 (ja) |
| CA (1) | CA1241458A (ja) |
| DE (1) | DE3679862D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19853375B4 (de) * | 1997-11-20 | 2006-08-17 | Avl List Gmbh | Hubkolbenbrennkraftmaschine mit Fremdzündung |
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| JPS63128750A (ja) * | 1986-11-19 | 1988-06-01 | Toshiba Corp | 半導体装置 |
| JPS63193562A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | バイポ−ラトランジスタの製造方法 |
| DE3825701A1 (de) * | 1987-07-29 | 1989-02-09 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines bipolaren transistors |
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- 1985-05-07 JP JP60096422A patent/JPH0658912B2/ja not_active Expired - Lifetime
-
1986
- 1986-05-02 CA CA000508270A patent/CA1241458A/en not_active Expired
- 1986-05-07 EP EP86106270A patent/EP0201867B1/en not_active Expired - Lifetime
- 1986-05-07 KR KR8603554A patent/KR900008651B1/ko not_active IP Right Cessation
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1987
- 1987-09-29 US US07/104,544 patent/US4780427A/en not_active Expired - Lifetime
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| CA1241458A (en) | 1988-08-30 |
| EP0201867A2 (en) | 1986-11-20 |
| DE3679862D1 (de) | 1991-07-25 |
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| EP0201867A3 (en) | 1987-05-27 |
| KR900008651B1 (en) | 1990-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |