JP2014056991A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ビアホール入口のテーパ形状を制御する半導体装置の製造方法を提供する。
【解決手段】基板上の導電層18上に絶縁体層20を形成し絶縁体層20を貫通するビアホール22を形成しビアホール22内にレジスト32を形成し絶縁体層20及びレジスト32上にマスク33を形成しマスク33上にレジスト34を形成し、レジスト34に配線溝を形成するための開口部をパターニングすることであって、ビアホール22真上の位置に近接する補正パターン34aを形成するようにレジスト34をパターニングし、レジスト34をマスクとしてマスク33をエッチングし、マスク33をマスクとして絶縁体層20を深さ方向途中までエッチングして配線溝を形成し、ビアホール22内のレジスト32を除去し、ビアホール22及び配線溝内に導電体を埋め込んで、導電層18と接続する埋め込み配線を形成する。
【選択図】図８

Description

本発明は、半導体装置の製造方法の形成方法に関する。

従来、半導体装置における素子の集積密度を向上するために、微細化技術が用いられている。そして、半導体素子の微細化に伴って、素子同士を接続する配線の微細化も行なわれている。

また、半導体装置に対しては、集積密度の向上と共に、低消費電力化及び高速化を実現するために、配線間の低誘電率化が求められている。

このような要求に応える配線を形成する手法として、低誘電率材料により形成された溝に導電体を埋め込み、余分な導電体を化学機械研磨して埋め込み配線を形成するダマシン法が利用されている。特に、ビアホールと埋め込み配線溝とを一緒に形成するデュアルダマシン法が、製造工程を簡素化する観点から注目されている。

特開２００９−１６６１９号公報

デュアルダマシン法では、絶縁体層にビアホールを形成した後、絶縁体層がエッチングされて配線溝が形成される。そして、配線溝に露出するビアホールの入り口の部分は、エッチングにより削られてテーパが形成される。

このビアホールのテーパ形状は、ビアホール内へ導電体を埋め込む際の埋め込み易さ、又は、ビアホール内に埋め込まれた導電体のストレスマイグレーション特性に影響を与える。

そこで、配線溝をエッチングにより形成する際には、ビアホールの入り口の部分のテーパを所望の形状に形成できるように制御できることが好ましい。

本明細書では、ビアホールの入り口のテーパ形状を制御できる半導体装置の製造方法を提供することを目的とする。

本明細書に開示する半導体装置の製造方法の一形態によれば、半導体基板上に形成された導電層上に絶縁体層を形成する工程と、上記絶縁体層を貫通するビアホールを形成する工程と、上記ビアホールの内部に第１レジスト層を形成する工程と、上記絶縁体層及び上記第１レジスト層上に、マスク層を形成する工程と、上記マスク層上に、第２レジスト層を形成する工程と、上記第２レジスト層に配線溝を形成するための開口部をパターニングする工程であって、上記ビアホールの真上の位置に近接する補正パターンを形成するように、第２レジスト層をパターニングする工程と、上記第２レジスト層をマスクとして、上記マスク層をエッチングする工程と、上記第２レジスト層を除去する工程と、上記マスク層をマスクとして、上記絶縁体層を深さ方向に途中までエッチングして、上記配線溝を形成する工程と、上記ビアホール内部の上記第１レジスト層を除去する工程と、上記ビアホール及び上記配線溝内に導電体を埋め込んで、上記導電層と接続する埋め込み配線を形成する工程と、を備える。

上述した本明細書に開示する半導体装置の製造方法の一形態によれば、ビアホールの入り口のテーパ形状を制御できる。

本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。

前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。

本明細書に開示する半導体装置の製造方法の一実施形態を用いて形成された半導体装置の一例を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その２）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その３）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その４）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その５）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その６）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その７）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その８）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その９）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１０）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１１）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１２）を示す図である。 本明細書に開示する半導体装置の製造方法の変型例１を示す図である。 本明細書に開示する半導体装置の製造方法の変型例２を示す図である。 本明細書に開示する半導体装置の製造方法の変型例３を示す図である。 本明細書に開示する半導体装置の製造方法の変型例４を示す図である。 （Ａ）は、本明細書に開示する半導体装置の製造方法の変型例５を用いて形成された半導体装置を示す図であり、（Ｂ）は、配線の形成に用いられる補正パターンを示す図である。

本明細書に開示する半導体装置の製造方法は、デュアルダマシン法を用いて、ビアホールと配線溝とを一緒に形成する。

デュアルダマシン法では、絶縁体層にビアホールを形成した後、絶縁体層がエッチングされて配線溝が形成される。そして、配線溝に露出するビアホールの入り口の部分は、エッチングにより削られてテーパが形成される。

従って、ビアホールの入り口のテーパ形状は、配線溝のエッチング条件によって影響を受ける。

一方、配線溝には、例えば、信号を伝達する細い配線を形成する配線溝と、電力を供給するための幅の太い配線を形成する配線溝等とがある。ここで、配線の幅は、配線が延びる長手方向に対して直交する方向の寸法を意味する。

配線溝が、例えばドライエッチングされる場合、幅の太い配線溝内では、開口部が広いので、エッチングされる表面に供給されるエッチングガスの量が多いため、エッチング速度は速くなる。一方、幅の細い配線溝内では、開口部が狭いので、エッチングされる表面に供給されるエッチングガスの量が相対的に少ないので、エッチング速度は遅くなる。

一般に、幅の細い配線溝と幅の太い配線溝とを同時にエッチングする場合のエッチング条件は、幅の細い配線溝を精度良く形成できるように選択され得る。

そして、エッチング条件が、幅の細い配線溝を精度良く形成できるように選択された場合、幅の太い配線溝に露出するビアホールの入り口の部分は、エッチングされる量が多くなるので、テーパが大きく形成されることになる。

そこで、エッチング条件が、幅の細い配線溝を精度良く形成できるように選択された場合でも、幅の太い配線溝に露出するビアホールの入り口のテーパが大きく形成されることを防止できることが求められる。

本明細書に開示する半導体装置の製造方法は、このような問題を解決する方法を提供する。

以下、本明細書で開示する半導体装置の製造方法の好ましい実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。

図１は、本明細書に開示する半導体装置の製造方法の一実施形態を用いて形成された半導体装置の一例を示す図である。

半導体装置１０は、半導体の基板１１と、基板１１上に形成された素子層１２ａ、１２ｂとを有する。基板１１としては、例えば、シリコンウエハを用いることができる。素子層１２ａ、１２ｂは、例えば、トランジスタ、ダイオード等の素子を有する。

素子層１２ａ、１２ｂ上には、基板１１の上を覆うように第１絶縁体層１３が配置される。

第１絶縁体層１３上には、メタル拡散防止層１５を介して、第２絶縁体層１６及び第３絶縁体層１７が配置される。第２絶縁体層１６は、例えば、誘電率が低いＬｏｗ−ｋ材料により形成される。

素子層１２ａ上には、プラグ１４が配置される。プラグ１４は、第１絶縁体層１３内に配置される。プラグ１４上には、導電層である第１配線層１８が配置される。プラグ１４は、第１配線層１８と素子層１２ａとを電気的に接続する。第１配線層１８は、第２絶縁体層１６及び第３絶縁体層１７内に配置される。

第３絶縁体層１７上には、メタル拡散防止層１９を介して、第４絶縁体層２０及び第５絶縁体層２１が配置される。第４絶縁体層２０は、例えば、誘電率が低いＬｏｗ−ｋ材料により形成される。

第１配線層１８上には、ビアコンタクト２５を介して、第２配線層２６が配置される。ビアコンタクト２５及び第２配線層２６は、第４絶縁体層２０内に形成されたビアホール２２内及び第４絶縁体層２０及び第５絶縁体層２１に形成された配線溝２３内に、導電体２４が埋め込まれて形成される。ビアホール２２の断面は、円形を有する。

第２配線層２６は、ビアコンタクト２５を介して、第１配線層１８と電気的に接続する。

ビアホール２２は、配線溝２３との結合部にテーパ部２２ａを有する。テーパ部２２ａの形状は、ビアコンタクト２５を形成する際に、導電体２４をビアホール２２内に導入する際の導入の容易性に影響を与える。また、テーパ部２２ａの形状は、ビアコンタクト２５のストレスマイグレーション特性に影響を与える。

従って、テーパ部２２ａの形状は、上述した観点から、所望の形状を有するように形成されることが好ましい。

また、上述したように、配線溝を形成する際のエッチング条件が、幅の細い配線溝を精度良く形成できるように選択された場合、幅の太い配線溝に露出するビアホールの入り口の部分は、エッチングされる量が多くなるので、テーパが大きく形成されることになる。

図１に示す第２配線層２６は、幅の太い配線の例である。本明細書では、幅の太い配線は、配線の幅がビアホールの直径の２倍以上である配線を意味し、幅の細い配線は、配線の幅がビアホールの直径の２倍未満の配線を意味する。

半導体装置１０は、第４絶縁体層２０及び第５絶縁体層２１に形成された図示しない幅の細い配線層を有している。この図示しない幅の細い配線層は、第２配線層２６と共に、デュアルダマシン法を用いて形成される。幅の太い配線である第２配線層２６を形成する際には、配線溝２３は、幅の細い配線溝を精度良く形成できるように選択されたエッチング条件を用いて形成される。

本明細書に開示する半導体装置の製造方法では、幅の太い配線溝に露出するビアホールの入り口の部分のエッチング条件を、幅の細い配線溝に近い状態になるように工夫して、テーパ部がエッチングされる量を低減する。詳しくは後述するが、図１において、ビアホール２２の入り口の近傍に位置する凸部２０ａは、ビアホール２２の入り口の部分のエッチング条件を幅の細い配線溝の時と近い状態にするように工夫した結果、生じたものである。

次に、図１に示す配線を有する半導体装置に関して、本明細書に開示する半導体装置の製造方法の一実施形態を、図面を参照して以下に説明する。

まず、図２に示すように、基板１１上に素子層１２ａ、１２ｂ及びプラグ１４及び第１配線層１８を備えた構造が形成される。第１絶縁体層１３は、例えば、ＳｉＯ_２により形成される。メタル拡散防止層１５は、例えば、厚さを３０ｎｍとして、ＳｉＣにより形成される。第２絶縁体層１６は、例えば、厚さを２００ｎｍとして、ＳｉＯＣにより形成される。第３絶縁体層１７は、例えば、厚さを１００ｎｍとして、ＳｉＯ_２により形成される。プラグ１４は、例えば、タングステンにより形成される。第１配線層１８は、例えば、銅により形成される。

次に、図３に示すように、第１配線層１８及び第３絶縁体層１７上に、メタル拡散防止層１９と、第４絶縁体層２０と、第５絶縁体層２１と、ＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ）層３０とが、順番に形成される。

各層は、例えば、プラズマＣＶＤ法を用いて形成される。

メタル拡散防止層１９は、例えば、厚さを５０ｎｍとして、ＳｉＣにより形成される。第４絶縁体層２０は、例えば、厚さを４００ｎｍとして、ＳｉＯＣにより形成される。第５絶縁体層２１は、例えば、厚さを１００ｎｍとして、ＳｉＯ_２により形成される。ＢＡＲＣ層３０は、例えば、厚さを５０ｎｍとして、ＳｉＮにより形成される。

次に、図４に示すように、ＢＡＲＣ層３０上に、第１レジスト層３１が形成される。そして、第１レジスト層３１は、フォトリソグラフィー法を用いて、ビアホールを形成するようにパターニングされる。

次に、図５に示すように、パターニングされた第１レジスト層３１を用いて、第４絶縁体層２０及び第５絶縁体層２１及びＢＡＲＣ層３０をエッチングして、第４絶縁体層２０及び第５絶縁体層２１及びＢＡＲＣ層３０を貫通するビアホール２２が形成される。このエッチング条件としては、メタル拡散防止層１９よりも第４絶縁体層２０をエッチングするエッチング速度が高い選択性を有する条件を用いることが好ましい。ビアホール２２の底には、メタル拡散防止層１９が露出する。そして、第１レジスト層３１が除去される。

次に、図６に示すように、第２レジスト層３２が、ビアホール２２内に埋め込まれると共にＢＡＲＣ層３０上に形成される。第２レジスト層３２は、例えば、スピンコート法を用いて、樹脂により形成される。ＢＡＲＣ層３０上の第２レジスト層３２の厚さは、例えば１００ｎｍとすることができる。

そして、第２レジスト層３２上に、マスク層３３が形成される。マスク層３３は、例えば、プラズマＣＶＤ法を用いて形成される。マスク層３３は、例えば、厚さを１００ｎｍとして、ＳｉＯ_２により形成される。

そして、マスク層３３上に、第３レジスト層３４が形成される。

次に、図７に示すように、フォトリソグラフィー法を用いて、ビアホール２２の位置に合わせて第３レジスト層３４がパターニングされて、配線溝を形成するための開口部３５が第３レジスト層３４に形成される。パターニングされた第３レジスト層３４は、第２配線層２６の配線パターン３４ｂを有する。

ここで、図８に示すように、第３レジスト層３４は、ビアホール２２の真上の位置に近接する補正パターン３４ａが形成されるように、パターニングされる。補正パターン３４ａは、ビアホール２２に対応するマスク層３３の位置Ｐに近接して、第３レジスト層３４に形成される。図７は、図８のＸ−Ｘ線断面図である。

将来、第４絶縁体層２０がエッチングされて配線溝２３が形成される際に、補正パターン３４ａの下に位置していた第４絶縁体層２０の部分が凸部として残るので、この凸部によりビアホール２２が位置する部分に対してエッチングガスの拡散が抑制される。その結果、ビアホール２２の入り口の部分のエッチング条件を、幅の細い配線溝の時と近い状態にすることができる。

補正パターン３４ａの幅Ｗは、ビアホール２２の直径の０．５〜１．２倍、特に０．７〜０．９倍、更には約０．８倍であることが好ましい。ここで、補正パターン３４ａの幅は、補正パターン３４ａにおけるビアホール２２の動径方向Ｒの寸法を意味する。

補正パターン３４ａの幅がビアホール２２の直径の０．５倍よりも小さいと、補正パターン３４ａの下に位置している第４絶縁体層２０の部分が凸部として残る量が小さくなり、ビアホール２２が位置する部分に対してエッチングガスの拡散を十分に抑制できなくなる。

一方、補正パターン３４ａの幅がビアホール２２の直径の１．２倍よりも大きいと、補正パターン３４ａの下に位置している第４絶縁体層２０の部分が凸部として残る量が大きくなり、第２配線層２６が断線するおそれがある。

補正パターン３４ａと、ビアホール２２の真上に対応するマスク層３３の位置Ｐとの距離Ｌは、ビアホール２２の直径の半分以下であることが好ましい。補正パターン３４ａと位置Ｐとの距離Ｌが、ビアホール２２の直径の半分よりも大きいと、ビアホール２２が位置する部分に対してエッチングガスの拡散を十分に抑制できなくなるおそれがある。補正パターン３４ａは、位置Ｐに隣接して形成されても良い。

配線パターン３４ｂは、太い配線溝を形成するためのパターンなので、細い配線溝を形成する場合よりも大きな寸法を有する。そこで、配線溝２３の大きさが、即ち配線パターン３４ｂの大きさが、所定の寸法以上の場合に、補正パターン３４ａが形成される。また、補正パターン３４ａの寸法又は形状は、配線パターン３４ｂの寸法に応じて設定され得る。一方、細い配線溝を形成する配線パターンの場合には、補正パターンは形成されない。

次に、図９に示すように、パターニングされた第３レジスト層３４をマスクとして、マスク層３３がエッチングされて、第２レジスト層３２が露出する。そして、第３レジスト層３４が除去される。補正パターン３４ａの下に位置していたマスク層３３の部分は、凸部３３ａとして第２レジスト層３２上に残る。

次に、図１０に示すように、エッチングされたマスク層３３をマスクとして、第２レジスト層３２がエッチングされて、開口部３５にＢＡＲＣ層３０が露出する。エッチングガスとしては、例えば、Ｏ_２ガスを用いることができる。第２レジスト層３２は、ビアホール２２内に第２レジスト層３２の一部が残るようにエッチングされることが好ましい。ビアホール２２内に残る第２レジスト層３２の厚さは、例えば、２００ｎｍとすることができる。また、開口部３５には、凸部３３ａの下に位置していた第２レジスト層３２の部分３２ａが、ＢＡＲＣ層３０上に残る。

次に、図１１及び図１２に示すように、エッチングされたマスク層３３をマスクとして、ＢＡＲＣ層３０及び第５絶縁体層２１をエッチングすると共に、第４絶縁体層２０を深さ方向に途中までエッチングされる。第４絶縁体層２０がエッチングされる深さは、第２配線層２６の厚さに応じて決定される。第４絶縁体層２０がエッチングされる深さとしては、例えば、２００ｎｍとすることができる。

図１２は、第４絶縁体層２０が所定の深さまでエッチングされた状態を示している。図１１は、第４絶縁体層２０が所定の深さまでエッチングされる途中の状態を示している。

図１１に示すように、補正パターン３４ａの下に位置していたマスク層３３の部分である凸部３３ａ及び凸部３３ａの下に位置していた第２レジスト層３２の部分３２ａは、このエッチングにより除去される。しかし、凸部３３ａ及び凸部３３ａの下に位置していた第２レジスト層３２の部分３２ａは、その下に位置している第４絶縁体層２０の部分のエッチングを遅らせる。従って、補正パターン３４ａの下に位置していた第４絶縁体層２０の部分は、補正パターン３４ａの下に位置していない第４絶縁体層２０の部分よりも浅くエッチングされるので、開口部３５内に突出する凸部２０ａが形成される。

開口部３５において、ビアホール２２の入り口の部分は、凸部２０ａと開口部３５の一方の壁面とに囲まれており、幅の細い配線溝に露出しているのと同様の状態となっている。凸部２０ａは、ビアホール２２の入り口の部分に対してエッチングガスの拡散を抑制する。その結果、ビアホール２２の入り口の部分のエッチング速度を、凸部２０ａがない時と比べて低減できる。従って、補正パターン３４ａの寸法又は形状を調整することにより、エッチング条件を変更せずに、ビアホール２２の入り口のテーパ部２２ａの形状を制御することができる。

図１２に示すように、開口部３５のエッチングが進むのと共に、凸部２０ａもエッチングされて、凸部２０ａの高さが低くなる。そのため、配線溝２３内に導電体を埋め込んだ時には、凸部２０ａが配線層の導電性を妨害することはない。また、マスク層３３は、このエッチングにより除去される。

次に、図１３に示すように、エッチングにより、ＢＡＲＣ層３０上の第２レジスト層３２と、ビアホール２２内部の第２レジスト層３２とが除去される。このエッチングには、Ｏ_２及びＣＦ_４ガスを用いたプラズマエッチングを用いることができる。なお、マスク層３３が第２レジスト層３２上に残っている時には、このエッチングにより、マスク層３３が除去される。

続けて、第５絶縁体層２１上のＢＡＲＣ層３０と、ビアホール２２に露出しているメタル拡散防止層１９の部分とが、エッチングにより除去されて、配線溝２３が形成される。

そして、ビアホール２２及び配線溝２３内に、図示しないシード層が形成される。シード層は、例えば、厚さが２５ｎｍのＴａと厚さが１００ｎｍとを用いて形成される。また、シード層を形成する前に、ビアホール２２及び配線溝２３内を、Ｈ_２プラズマ、Ｈ_２アニールを用いて前処理しても良い。

次に、ビアホール２２及び配線溝２３内に、導電体２４が埋め込まれる。導電体２４を埋め込むには、例えば、電界メッキ法を用いることができる。導電体２４としては、例えば銅、アルミニウム、銀等を用いることができる。そして、化学機械研磨法を用いて、第５絶縁体層２１が露出するまで余分な導電体２４を研磨して、第１配線層１８と接続する埋め込み配線である第２配線層２６が形成される。このようにして、図１に示すように、第２配線層２６を有する半導体装置１０が形成される。

上述した本実施形態の半導体装置の製造方法によれば、補正パターン３４ａの寸法又は形状を調整することにより、エッチング条件を変更せずに、ビアホール２２の入り口のテーパ部２２ａの形状を制御することができる。

次に、上述した本実施形態の半導体装置の製造方法の変型例を、図面を参照して、以下に説明する。

図１４は、本明細書に開示する半導体装置の製造方法の変型例１を示す図である。

図１４に示すように、変型例１の図８に示す工程では、補正パターン３４ａが、ビアホール２２の真上の位置に対応するマスク層３３の位置Ｐを連続して囲むように形成される。

そして、変型例１の図１１及び図１２に示す工程では、補正パターン３４ａにより形成される凸部２０ａがビアホール２２の入り口を囲むように形成されるので、ビアホール２２の入り口の部分に対してエッチングガスの拡散を更に抑制することができる。

図１５は、本明細書に開示する半導体装置の製造方法の変型例２を示す図である。

図１５に示すように、変型例２の図８に示す工程では、４つの補正パターン３４ａが、ビアホール２２の真上の位置に対応するマスク層３３の位置Ｐの四方を囲むように形成される。

変形例２も、上述した変形例１と同様の効果を奏する。

図１６は、本明細書に開示する半導体装置の製造方法の変型例３を示す図である。

変型例３の図５に示す工程では、３つのビアホール２２が形成される。

そして、図１６に示すように、変型例３の図８に示す工程では、補正パターン３４ａが、３つのビアホール２２の真上の位置に対応するマスク層３３の位置Ｐを、連続して囲むように形成される。

そして、変型例３の図１１及び図１２に示す工程では、補正パターン３４ａにより形成される凸部２０ａが３つのビアホール２２の入り口を囲むように形成される。従って、３つのビアホール２２の入り口の部分は、幅の細い配線溝に露出しているのと近い状態となるので、ビアホール２２の入り口の部分に対してエッチングガスの拡散を抑制することができる。

このように、複数のビアホールが配置される場合には、補正パターン３４ａが、複数のビアホール２２の真上の位置に対応するマスク層３３の位置Ｐを囲むように形成されても良い。

図１７は、本明細書に開示する半導体装置の製造方法の変型例４を示す図である。

変型例４の図５に示す工程では、複数のビアホール２２が形成される。

そして、図１７に示すように、変型例４の図８に示す工程では、補正パターン３４ａが、複数のビアホール２２の真上の位置に対応するマスク層３３の位置Ｐそれぞれに近接して形成される。また、変型例４の図８に示す工程では、図１７に示すように、複数の補正パターン３４ａが、ビアホール２２の真上の位置に対応するマスク層３３の位置以外にも、周期的に形成される。

変型例４の図１１及び図１２に示す工程では、補正パターン３４ａにより形成される凸部２０ａがビアホール２２の入り口に近接して形成されるので、ビアホール２２の入り口の部分に対してエッチングガスの拡散をより抑制することができる。

また、変型例４の図１１及び図１２に示す工程では、周期的に配置された補正パターン３４ａにより形成される凸部２０ａと凸部２０ａとによって挟まれた領域のエッチングは、幅の細い配線溝内のエッチング状態に近づく。従って、配線溝内の全体が、幅の細い配線溝内のエッチング条件でエッチングされることになる。

このように、補正パターン３４ａを、ビアホール２２の真上の位置に対応するマスク層３３の位置以外に形成することにより、配線溝内のエッチング条件を局所的又は全体的に制御することができる。

図１８（Ａ）は、本明細書に開示する半導体装置の製造方法の変型例５を用いて形成された半導体装置を示す図であり、図１８（Ｂ）は、配線の形成に用いられる補正パターンを示す図である。

図１８（Ａ）に示す半導体装置５０は、３つの第１配線層１８ａ、１８ｂ、１８ｃを有する。３つの第１配線層１８ａ、１８ｂ、１８ｃは、第２絶縁体層１６及び第３絶縁体層１７内に間隔を空けて配置される。

第１配線層１８ａは、上述した実施形態と同様に、ビアコンタクト２５を介して、第２配線層２６と電気的に接続する。

第１配線層１８ｃは、ビアコンタクト２８を介して、第２配線層２６と電気的に接続する。また、第１配線層１８ｃは、プラグ１４ｂを介して、素子層１２ｂと電気的に接続する。

ここで、ビアホール２２のテーパ部２２ａが、図１８（Ａ）の実線Ｔで示すように大きく形成された場合、ビアコンタクト２５と第１配線層１８ｂとの距離が近づくので、短絡が生じるおそれがある。ここで、第１配線層１８ａと第１配線層１８ｂとは、異なる電位で用いられるとする。

そこで、図１８（Ｂ）に示すように、変型例５の図５に示す工程では、ビアホール２２の真上の位置に対応するマスク層３３の位置Ｐに近接して、位置Ｐに対して第１配線層１８ｂ側の部分に補正パターン３４ａが形成される。

変形例５の図１１及び図１２に示す工程では、補正パターン３４ａにより形成される凸部２０ａが、エッチングガスの拡散を抑制して、ビアホール２２のテーパ部２２ａが大きく形成されることを防止する。

ここで、ビアコンタクト２５と第１配線層１８ｂとの短絡を防止するために、補正パターン３４ａを形成する必要性の有無の判断基準として、ビアホール２２と第１配線層１８ｂとの間の距離を用いることができる。

図１８（Ｂ）に示すように、平面視して、ビアホール２２と第１配線層１８ｂとの距離をＬ１とする。この距離Ｌ１が所定の基準値よりも小さい場合には、補正パターン３４ａを形成すると判断する。

一方、図１８（Ｂ）に示すように、ビアホール２７と第１配線層１８ｂとの距離Ｌ２が、所定の基準値よりも大きい場合には、ビアホール２７の真上の位置に対応するマスク層３３の位置Ｑに近接して、位置Ｑに対して第１配線層１８ｂ側の部分に補正パターンを形成しなくて良いと判断する。

本発明では、上述した実施形態の配線及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。

ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。

１０ 半導体装置
１１ 基板
１２ａ、１２ｂ 素子層
１３ 第１絶縁体層
１４ プラグ
１５ メタル拡散防止層
１６ 第２絶縁体層
１７ 第３絶縁体層
１８ 第１配線層
１９ メタル拡散防止層
２０ 第４絶縁体層
２０ａ 凸部
２１ 第５絶縁体層
２１ａ 凸部
２２ ビアホール（ビア）
２２ａ テーパ部
２３ 配線溝
２４ 導電体
２５ ビアコンタクト
２６ 第２配線層
３０ ＢＡＲＣ層
３１ 第１レジスト層
３２ 第２レジスト層（第１レジスト層）
３３ マスク層
３３ａ 凸部
３４ 第３レジスト層（第２レジスト層）
３４ａ 補正パターン
３４ｂ 配線パターン
３５ 開口部

Claims (9)

1. 半導体基板上に形成された導電層上に絶縁体層を形成する工程と、
   前記絶縁体層を貫通するビアホールを形成する工程と、
   前記ビアホールの内部に第１レジスト層を形成する工程と、
   前記絶縁体層及び前記第１レジスト層上に、マスク層を形成する工程と、
   前記マスク層上に、第２レジスト層を形成する工程と、
   前記第２レジスト層に配線溝を形成するための開口部をパターニングする工程であって、前記ビアホールの真上の位置に近接する補正パターンを形成するように、第２レジスト層をパターニングする工程と、
   前記第２レジスト層をマスクとして、前記マスク層をエッチングする工程と、
   前記第２レジスト層を除去する工程と、
   前記マスク層をマスクとして、前記絶縁体層を深さ方向に途中までエッチングして、前記配線溝を形成する工程と、
   前記ビアホール内部の前記第１レジスト層を除去する工程と、
   前記ビアホール及び前記配線溝内に導電体を埋め込んで、前記導電層と接続する埋め込み配線を形成する工程と、
   を備えることを特徴とする半導体装置の製造方法。
2. 前記第２レジスト層をパターニングする工程は、前記第２レジスト層の開口部の大きさが所定の寸法以上の場合に、前記補正パターンを形成するように、第２レジスト層をパターニングする
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記配線溝を形成する工程は、
   前記補正パターンの下に位置していた前記マスク層の部分を除去し、且つ、前記補正パターンの下に位置していた前記絶縁体層の部分を、前記補正パターンの下に位置していない前記絶縁体層の部分よりも浅くエッチングすることを特徴とする請求項１又は２に記載の配線の半導体装置の製造方法。
4. 前記補正パターンの幅は、前記ビアの直径の０．５〜１．２倍であることを特徴とする請求項１〜３の何れか一項に記載の半導体装置の製造方法。
5. 前記補正パターンと、前記ビアホールの真上の位置との距離は、前記ビアホールの直径の半分以下であることを特徴とする請求項１〜４の何れか一項に記載の半導体装置の製造方法。
6. 前記第２レジスト層をパターニングする工程は、前記補正パターンを、前記ビアホール真上の位置を囲むように形成することを特徴とする請求項１〜５の何れか一項に記載の半導体装置の製造方法。
7. 前記ビアホールを形成する工程は、複数の前記ビアホールを形成し、
   前記第２レジスト層をパターニングする工程は、前記補正パターンを、複数の前記ビアホールの真上の位置を囲むように形成する請求項１〜５の何れか一項に記載の半導体装置の製造方法。
8. 前記第２レジスト層をパターニングする工程は、前記ビアホールの真上の位置に近接する位置以外にも、前記補正パターンを形成する請求項１〜７の何れか一項に記載の半導体装置の製造方法。
9. 前記補正パターンを周期的に形成する請求項８に記載の半導体装置の製造方法。

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