KR20040105578A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 과제는 비어 홀 및 배선홈의 형상을 바꾸는 일 없이, 고저항층을 제거할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
비어 홀(10)의 바닥부에 노출되어 있는 구리 배선층(1) 표면의 고저항층(12)을, 환원성 가스를 포함하는 에칭 가스를 이용하여 플라즈마 처리한다. 환원성 가스는 수소, 암모니아 및 히드라진으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 가스를 포함할 수 있다. 또한 층간 절연막(6)은, 영율이 7 ㎬ 이상이고 비유전율이 3 미만인 것을 이용한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 저유전율 절연막을 이용한 상감법에 의한 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 디바이스의 고속화는 현저하고 다층 배선부에 있어서의 배선 저항과 배선간이나 배선층간의 기생 용량에 기인하는 신호 전파 속도의 저하에 의한 전송 지연이 문제가 되고 있다. 이러한 문제는, 반도체 디바이스의 고집적화에 수반하는 배선폭 및 배선 간격의 미세화에 따라서 배선 저항이 상승하고, 또한 기생 용량이 증대하기 때문에 점점 현저해지는 경향이 있다.
배선 저항 및 기생 용량의 증대를 기초로 하는 신호 지연을 방지하기 위해, 종래부터 알루미늄 배선 대신에 구리 배선의 도입이 행해지는 동시에, 층간 절연막으로서 저유전율의 절연막(이하, Low - k막이라 함)을 이용하는 것이 시도되어 왔다.
Low - k막을 이용한 구리 배선의 형성 방법으로서는, 상감법에 의한 것이 있다. 이는, 구리가 알루미늄과 비교하여 에칭율의 제어가 곤란한 것에 비추어 구리를 에칭하지 않고 배선을 형성하는 기술로서 알려져 있다.
도6 및 도7을 이용하여, 상감법에 의한 종래의 구리 배선 형성 공정에 대해 설명한다.
우선, 구리 배선층(20)이 형성된 실리콘 기판(21) 상에 스톱퍼막(22) 및 Low - k막(23)을 차례로 형성하여 도6의 (a)에 도시한 구조로 한다. 여기서, 구리 배선층(20)은 배리어 메탈막(24)과 구리층(25)을 갖고 있다. 다음에, Low - k막(23) 및 스톱퍼막(22)을 에칭하여 도6의 (b)에 도시한 비어 홀(26) 및 배선홈(27)을 형성한다.
비어 홀(26)의 형성에 의해 노출된 구리 배선층(20)의 표면에는, 산화 구리 등의 고저항층(28)이 형성되어 있다. 종래는, 아르곤 플라즈마를 이용한 물리적에칭에 의해 고저항층(28)을 제거하고 있었다. 그러나, 이 방법에서는 고저항층(28)뿐만 아니라 비어 홀(26)이나 배선홈(27)의 내벽도 에칭되므로 개구 면적이 넓어져, 이들 단면 형상이 테이퍼형이 된다고 하는 문제가 있었다[도7의 (a)]. 특히, Low - k막(23)으로서 다공질화막을 이용한 경우 이러한 현상이 현저하게 눈에 띄게 된다.
고저항층(28)을 제거한 후에는 비어 홀(26) 및 배선홈(27)의 내면에 배리어 메탈막(29)을 형성하고, 비어 홀(26) 및 배선홈(27)에 구리층(30)을 매립하여 비어 플러그(31) 및 구리 배선층(32)을 형성한다. 이상의 공정에 의해, 실리콘 기판(21)에 형성된 구리 배선층(20)과 상층의 구리 배선층(32)이 비어 플러그(31)를 거쳐서 전기적으로 접속된 구리 배선이 형성된다[도7의 (b)]. 여기서, 종래법에 따르면 비어 홀(26) 및 배선홈(27)의 개구 면적이 커지므로, 인접하는 배선간의 거리(R)가 짧아져 단락이 생긴다고 하는 문제가 있었다.
또한, 플라즈마 에칭된 구리가 비어 홀(26)의 측벽에 부착된다고 하는 문제도 있었다. 부착된 구리는, 후속 공정에서의 가열에 의해 Low - k막(23) 중을 확산하여 배선 사이에서의 누설 전류를 증대시키게 된다.
또는, 아르곤 플라즈마에 의해 Low - k막(23)이 손상을 받는 결과, 배선 사이에서의 용량이 증가하거나 Low - k막(23)이 수축하여 신뢰성이 저하되거나 하는 등의 문제도 있었다.
본 발명은 이러한 문제점에 비추어 이루어진 것이다. 즉, 본 발명의 목적은 비어 홀 및 배선홈의 형상을 바꾸는 일 없이 고저항층을 제거할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
또한 본 발명의 목적은, 고저항층을 제거할 때의 비어 홀이나 배선홈의 내벽으로의 구리의 부착을 방지하여, 누설 전류를 저감시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
또한 본 발명의 목적은, 플라즈마 손상을 받기 어려운 Low -k막을 사용함으로써, 전기적 특성 및 신뢰성이 우수한 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적 및 이점은, 이하의 기재로부터 명백해질 것이다.
도1의 (a) 내지 도1의 (c)는 본 실시 형태에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도.
도2의 (a) 내지 도2의 (c)는 본 실시 형태에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도.
도3의 (a) 내지 도3의 (b)는 본 실시 형태에 있어서의 반도체 장치의 제조 공정을 도시하는 단면도.
도4는 영율이 9.8 ㎬인 경우의 와이어링 캐패시턴스에 대한 누적 분포 함수의 변화를 나타내는 그래프.
도5는 영율이 3.7 ㎬인 경우의 와이어링 캐패시턴스에 대한 누적 분포 함수의 변화를 나타내는 그래프.
도6의 (a) 내지 도6의 (b)는 종래의 반도체 장치의 제조 공정을 도시하는 단면도.
도7의 (a) 내지 도7의 (b)는 종래의 반도체 장치의 제조 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 20 : 구리 배선층
2 : 반도체 기판
3, 22 : 스톱퍼막
4, 13, 24, 29 : 배리어 메탈막
5, 14, 25, 30 : 구리층
6, 23 : 층간 절연막
7 : 하드 마스크
8 : 레지스트막
9 : 개구부
10, 26 : 비어 홀
11, 27 : 배선홈
15, 31 : 비어 플러그
21 : 실리콘 기판
본 발명은 금속 배선을 갖는 반도체 장치이며, 이 금속 배선 상의 층간 절연막은 영율이 7 ㎬ 이상이고 비유전율이 3 미만인 것을 특징으로 한다. 본 발명에 있어서, 금속 배선은 구리 배선으로 할 수 있다. 또한 층간 절연막은 다공질 SiO2막, SiOC막, 폴리아릴에테르 유도체막, 불소화 아릴렌막, PSG막, BPSG막, USG막, FSG막, PE - TEOS막 및 SOG막으로 이루어지는 군으로부터 선택되는 어느 1 종류의 막으로 할 수 있다.
또한, 본 발명은 금속 배선을 갖는 반도체 장치의 제조 방법이며, 이 금속 배선 상에 스톱퍼막을 형성하는 공정과, 이 스톱퍼막 상에 영율이 7 ㎬ 이상이고 비유전율이 3 미만인 층간 절연막을 형성하는 공정과, 이 층간 절연막을 에칭하여 스톱퍼막에 도달하는 개구부를 형성하는 공정과, 이 개구부에 노출되어 있는 스톱퍼막을 에칭함으로써 비어 홀을 형성하여 금속 배선을 노출시키는 공정과, 층간 절연막을 에칭하여 배선홈을 형성하는 공정과, 노출된 금속 배선의 표면을 환원성 가스로 플라즈마 처리하는 공정을 갖는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법에 있어서, 환원성 가스는 수소, 암모니아 및 히드라진으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 가스를 포함할 수 있다.
또한 본 발명의 반도체 장치의 제조 방법에 있어서, 환원성 가스는 5 atom ％ 이하의 농도의 수소 가스를 포함할 수 있다. 또한, 환원성 가스는 0.5 atom ％ 내지 2 atom ％의 농도의 수소 가스를 포함하는 것이 바람직하다.
또한 본 발명의 반도체 장치의 제조 방법에 있어서, 환원성 가스는 상기한 가스에다가 질소, 헬륨, 네온, 아르곤, 크립톤 및 크세논으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 가스를 더 포함할 수 있다.
이하, 본 발명의 실시 형태를 도면을 참조하면서 상세하게 설명한다.
도1 내지 도3은, 본 실시 형태에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
우선, 금속 배선층으로서의 구리 배선층(1)이 형성된 반도체 기판(2)을 준비한다. 여기서, 구리 배선층(1)은 배리어 메탈막(4) 및 구리층(5)을 갖고 있다. 반도체 기판(2)으로서는, 예를 들어 실리콘 기판 등을 사용할 수 있다.
다음에 반도체 기판(2) 상에 스톱퍼막(3)을 형성하여, 도1의 (a)에 도시한 구조로 한다. 스톱퍼막(3)은, 스토퍼막 상에 형성된 층간 절연막과의 에칭 선택비가 큰 재료를 이용하는 것이 바람직하다. 구체적으로는, 층간 절연막의 종류에 따라서 적절하게 결정되지만, 예를 들어 SiC막, SixNy(예를 들어, Si3N4, Si2N3, SiN 등)막, SiCN막 또는 SiOC막 등을 사용할 수 있다. 이들 막은 CVD(Chemical Vapor Deposition)법 또는 스퍼터법 등에 의해 성막할 수 있다.
다음에, 스톱퍼막(3) 상에 층간 절연막(6)을 형성한다[도1의 (b)].
본 발명에 있어서, 층간 절연막(6)은 저유전율의 절연막(이하, Low - k막이라 함)인 것이 바람직하고, 비유전율이 3 미만인 Low - k막인 것이 보다 바람직하고, 영율이 7 ㎬ 이상이고 비유전율이 3 미만인 Low - k막인 것이 특히 바람직하다. 층간 절연막의 비유전율을 작게 함으로써, 배선간 용량을 작게 하여 배선 지연 시간의 저감을 도모할 수 있다. 또한, 영율이 7 ㎬ 이상인 재료를 이용함으로써, 내플라즈마성이 충분한 기계적 강도를 갖는 층간 절연막으로 할 수 있다.
비유전율이 3 미만인 Low - k막으로서는 다공질 SiO2막, SiOC막, 폴리아릴에테르 유도체막, 불소화아릴렌막, PSG(인함유 규산염 유리)막, BPSG(붕소인함유 규산염 유리)막, USG(언도프규산염 유리)막, FSG(불소도프규산염 유리)막, PE - TEOS(Plasma Enhanced - tetra Ethyl Ortho Silicate)막 또는 SOG(Spin on Glass)막 등을 예로 들 수 있다. 또한 SOG막의 재료로서는, 수소실세스키옥산(HSQ) 또는 메틸실세스키옥산(MSQ) 등을 예로 들 수 있다. 이들 막은 CVD법, PVD(Physical Vapor Deposition)법 또는 SOD(Spin on Dielectric Coating)법 등에 의해 성막할 수 있다.
또한 Low - k막의 영율은, 예를 들어 층간 절연막을 구성하는 수지의 골격을바꾸거나, 다공질화재의 크기나 양 등을 바꾸거나 함으로써 제어할 수 있다. 영율이 클수록 막의 경도는 상승하므로, 플라즈마에 대한 내성을 향상시키기 위해서는 Low - k막의 영율은 큰 쪽이 바람직하다. 본 발명자는, 예의 연구한 결과 영율이 7 ㎬ 이상인 값을 갖고 있으면, 배선간 용량의 증가나 막 수축의 레벨이 실용상 문제가 없는 범위로 억제되는 것을 발견하였다.
층간 절연막(6)을 형성한 후에는, 이 위에 하드 마스크(7)를 형성한다[도1의 (b)].
하드 마스크(7)는 후술하는 레지스트막의 형성시에 층간 절연막(6)이 에칭되는 것을 막는 역할을 갖는다. 하드 마스크(7)로서는, 예를 들어 CVD법 또는 스퍼터법 등에 의해 성막된 SiO2막 또는 SixNy(예를 들어, Si3N4, Si2N3, SiN 등)막 등을 이용할 수 있다.
하드 마스크(7)를 형성한 후에는, 이 위에 소정의 패턴을 갖는 레지스트막(8)을 형성하여 도1의 (c)에 도시한 구조로 한다. 구체적으로는, 하드 마스크(7) 상에 포토 레지스트를 도포한 후, 이를 노광 및 현상함으로써 레지스트막(8)을 형성할 수 있다.
다음에, 레지스트막(8)을 마스크로 하고 하드 마스크(7) 및 층간 절연막(6)을 이방성 에칭하여 개구부(9)를 형성한다. 이 에칭은 스톱퍼막(3)에 도달한 시점에서 자동적으로 정지한다. 그리고, 도2의 (a)에 도시한 바와 같이 개구부(9)의 바닥부에 스톱퍼막(3)의 일부(3a)가 노출된다.
에칭 장치로서는, 예를 들어 상부 전극과 하부 전극에 각각 소정의 고주파를 인가할 수 있는 2주파 여기 평행 평판형 리액티브 이온 에쳐를 이용할 수 있다. 또한, 에칭 가스로서 테트라플루오로메탄(CF4), 헥사플루오로부틴(C4F6), 옥타플루오로부텐(C4F8), 옥타플루오로펜틴(C5F8), 트리플루오로메탄(CHF3) 및 디플루오로메탄(CH2F2)으로 이루어지는 군으로부터 선택되는 적어도 1 종류 이상의 가스와, 에칭 가스 이외의 희석 가스로서 헬륨(He), 아르곤(Ar), 질소(N2), 일산화탄소(CO) 및 산소(O2)로 이루어지는 군으로부터 선택되는 적어도 1 종류 이상의 가스를 포함하는 혼합 가스를 이용할 수 있다. 예를 들어, 옥타플루오로부텐(C4F8), 질소(N2) 및 아르곤(Ar)으로 이루어지는 혼합 가스를 에칭 가스로서 장치 내로 유도하여, 에칭 챔버 내를 소정의 압력으로 유지한 상태에서 상부 전극과 하부 전극에 각각 소정의 전력을 인가하여 플라즈마를 발생시킨다.
하드 마스크(7) 및 층간 절연막(6)의 에칭이 종료된 후에는, 불필요해진 레지스트막(8)을 애싱에 의해 제거한다. 예를 들어, 산소(O2) 가스, 암모니아(NH3) 가스, 또는 질소(N2)와 수소(H2)와의 혼합 가스 등을 이용하여 애싱을 행할 수 있다.
다음에, 개구부(9)에 노출된 스톱퍼막(3a)의 에칭을 행하여 비어 홀(10)을 형성한다[도2의 (b)]. 예를 들어, 상기한 2주파 여기 평행 평판형 리액티브 이온애쳐 내에 테트라플루오로메탄(CF4)과 질소(N2)와의 혼합 가스를 유도하여, 에칭 챔버 내를 소정의 압력으로 유지한 상태에서 상부 전극과 하부 전극에 각각 소정의 전력을 인가한다. 이에 의해, 발생한 플라즈마에 의해 스톱퍼막(3a)의 에칭을 행할 수 있다.
다음에, 포토리소그래피법에 의해 비어 홀(10) 상에 배선홈(11)을 형성하여 도2의 (c)에 도시한 구조로 한다.
도2의 (c)에 있어서, 비어 홀(10)의 바닥면에는 하층의 구리 배선층(1)의 표면이 노출되어 있다. 그리고, 이 노출된 구리 배선층(1)의 표면에는 구리가 분위기 중의 산소와 반응하여 생성된 산화 구리를 주성분으로 하는 고저항층(12)이 형성된다[도3의 (a)]. 고저항층(12)이 존재한 상태에서 상층의 구리 배선층을 형성하면, 접촉 저항이 증가하여 반도체 장치의 전기적 특성을 저하시키게 된다. 그래서 비어 홀(10) 및 배선홈(11)을 형성한 후, 도3의 (a)에 도시한 바와 같이 하여 고저항층(12)의 제거를 행한 후, 상층의 구리 배선층 형성 공정으로 진행한다.
본 발명은, 환원성 가스를 이용한 구리 배선층(1) 표면의 플라즈마 처리에 의해 고저항층(12)을 제거하는 것을 특징으로 한다. 환원성 가스로서는, 예를 들어 수소, 암모니아 및 히드라진으로 이루어지는 군으로부터 선택되는 1 종류 이상의 가스를 이용할 수 있다. 또한, 환원성 가스와 이에 불활성인 가스와의 혼합 가스를 이용하여 플라즈마 처리를 행해도 좋다. 환원성 가스에 불활성인 가스로서는 질소(N2), 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr) 및 크세논(Xe)으로 이루어지는 군으로부터 선택되는 1 종류 이상의 가스를 예로 들 수 있다. 산소 등의 산화성 가스가 에칭 가스 중에 포함되면, 환원성 가스와 반응하여 환원 작용이 저하되므로 바람직하지 않다.
환원성 가스를 이용하여 플라즈마 처리를 행하면, 플라즈마 중에 발생한 활성 수소가 구리 배선층(1)의 표면에 흡착하여 산화 구리를 구리로 환원한다. 또한, 활성 수소는 구리 배선층(1)의 표면에 충돌하여 물리적 에칭도 행한다. 에칭 가스 중에 불활성 가스가 포함되어 있는 경우에는, 불활성 가스로부터 생긴 활성종에 의한 물리적 에칭도 행해진다.
종래법에 의한 고저항층의 제거에서는, 아르곤 플라즈마에 의한 물리적 에칭만이 행해지고 있었다. 이에 대해, 본 발명에서는 고저항층의 주성분인 산화 구리를 구리로 환원하는 화학적 에칭과, 활성종의 충돌에 의한 물리적 에칭의 양방을 병용하는 것을 특징으로 한다. 이에 의해, 고저항층을 효율적으로 제거하는 것이 가능해지므로, 배선홈 및 비어 홀의 내벽으로의 에칭을 억제하는 동시에 층간 절연막에 입히는 손상을 저감시키는 것이 가능해진다. 또한, 구리로의 환원 반응에 의해 산화 구리를 제거하므로, 물리적 에칭에 의해서만 산화 구리를 제거하는 경우와 비교하여 비어 홀 및 배선홈의 내벽으로의 구리의 부착을 저감시킬 수 있다.
본 발명에 있어서는, 비어 홀 및 배선홈의 내벽이 에칭됨으로써 배선간 용량의 증대가 실용상 문제 없는 레벨로 억제되게 하여, 에칭 중에 포함되는 환원성 가스의 농도를 결정하는 것이 바람직하다. 예를 들어, 환원성 가스로서 수소(H2)를포함하는 가스를 이용하는 경우, 수소 농도가 지나치게 많아지면 배선홈 및 비어 홀의 내벽의 에칭 및 플라즈마 손상에 의한 층간 절연막의 막질 변화가 일어나 배선간 용량이 증대되게 된다. 따라서, 실용상은 수소 농도가 5 atom ％ 이하인 것이 바람직하고, 2 atom ％ 이하인 것이 보다 바람직하다. 한편, 에칭 가스 중에 수소가 존재함으로써 환원 작용을 확인할 수 있게 되지만, 수소 농도가 지나치게 낮아지면 환원에 시간을 필요로 하여 처리량이 저하된다. 따라서, 수소 농도의 하한치는 0.5 atom ％ 이상인 것이 바람직하다.
고저항층(12)을 제거한 후에는, 비어 홀(10) 및 배선홈(11)의 내면에 배리어 메탈막(13)을 형성하고, 배리어 메탈막(13)을 거쳐서 이들 내부에 구리층(14)의 매립을 행함으로써, 비어 플러그(15) 및 구리 배선층(16)을 형성한다[도3의 (b)]. 고저항층(12)의 제거로부터 배리어 메탈막(13)의 형성까지의 공정은 연속하여 행하는 것이 바람직하다. 구체적으로는, 다음과 같이 하여 행할 수 있다.
고저항층(12)을 제거한 후, 동일한 챔버 내에 있어서 진공을 유지한 상태에서 CVD법 또는 스퍼터법 등에 의해, TiN막 또는 TaN막 등의 배리어 메탈막을 성막한다. 계속해서, 이 위에 다시 구리층을 성막한다. 그 후, 화학 기계 연마(Chemical Mechanical Polishing, 이하 CMP라 함)법에 의해, 구리층 및 배리어 메탈막의 연마를 행한다. 이에 의해, 비어 홀 및 배선홈의 내부에만 구리층 및 배리어 메탈막이 남도록 할 수 있다.
구리층의 매립은 다른 방법에 의해 행해도 좋다. 예를 들어, 배리어 메탈막을 형성한 후 배리어 메탈막 상에 전계 도금용 시드층을 형성한다. 그 후, 황산구리(CuSO4)를 베이스로 한 전해액을 이용하는 도금법에 의해 비어 홀 및 배선홈의 내부에 구리를 매립해도 좋다.
이상의 공정에 의해, 구리 배선층(1)을 갖는 반도체 기판(2) 상에 비어 플러그(15) 및 구리 배선층(16)을 형성할 수 있다[도3의 (b)]. 여기서, 구리 배선층(16)은 비어 플러그(15)를 거쳐서 구리 배선층(1)과 전기적으로 접속하고 있다.
하나의 예로서, 구리 배선층이 형성된 실리콘 기판 상에 스톱퍼막을 거쳐서 비유전율이 2.2인 다공질 MSQ막을 PVD법에 의해 형성하였다. 계속해서, 이 다공질 MSQ막에 비어 홀 및 배선홈을 형성한 후, 비어 홀의 바닥면에 노출된 구리 배선층에 대해, 고저항층 제거를 위한 플라즈마 처리를 행하였다.
구체적으로는, 우선 배선홈의 형성까지가 행해진 실리콘 기판을 에칭 챔버 내에 넣고 챔버 내를 소정의 진공도로 하였다. 다음에, 헬륨 가스 중에 수소 가스를 혼합한 에칭 가스를 챔버 내에 도입한 후, 상부 전극 및 하부 전극에 소정의 고주파를 인가하여 플라즈마 처리를 10초간 행하였다.
계속해서, 진공을 유지한 상태에서 배리어 메탈막을 형성하였다. 구체적으로는, PVD법에 의해 TaN막(막 두께 10 ㎚ 정도) 및 Ta막(막 두께 15 ㎚ 정도)을 차례로 성막하여 이들을 배리어 메탈막으로 하였다.
배리어 메탈막을 형성한 후에는, 계속해서 진공을 유지한 상태에서 배리어 메탈막 상에 전계 도금용 시드층의 형성을 행하였다. 구체적으로는, PVD법에 의해구리막(막 두께 100 ㎚)을 성막하여, 이를 전계 도금용 시드층으로 하였다. 그 후, 전계 도금법에 의해 전계 도금용 시드층 상에 구리층을 형성한 후, CMP법에 의해 구리층, 전계 도금용 시드층 및 배리어 메탈막을 연마하였다.
상기한 예에 있어서, 고저항층 제거를 위한 플라즈마 처리 공정의 전후에 비어 홀 및 배선홈의 형상에 대해 상세한 관찰을 행하였다. 헬륨 가스 중에 혼합한 수소의 농도가 2 atom ％를 초과하면, 비어 홀 및 배선홈의 개구 면적의 증대와 함께 층간 절연막의 막질 변화에 의한 배선간 용량의 증대를 볼 수 있게 되었다. 또한, 제1 비교예로서 헬륨 가스만을 이용하여 플라즈마 처리를 행한 경우에는 고저항층을 제거할 수는 없었다.
다른 예로서, 구리 배선층이 형성된 실리콘 기판 상에 스톱퍼막을 거쳐서 영율이 9.8 ㎬이고 비유전율이 2.3인 다공질 MSQ막을 PVD법에 의해 형성하였다. 계속해서, 이 다공질 MSQ막에 비어 홀 및 배선홈을 형성한 후 비어 홀의 바닥면에 노출된 구리 배선층에 대해, 고저항층 제거를 위한 플라즈마 처리를 행하였다.
구체적으로는, 우선 배선홈의 형성까지가 행해진 실리콘 기판을 에칭 챔버 내에 넣고, 챔버 내를 소정의 진공도로 하였다. 다음에, 헬륨 가스 중에 수소 가스를 1 atom ％의 농도로 혼합한 에칭 가스를 챔버 내에 도입한 후, 상부 전극 및 하부 전극에 소정의 고주파를 인가하여 플라즈마 처리를 10초간 행하였다.
계속해서, 진공을 유지한 상태에서 배리어 메탈막을 형성하였다. 구체적으로는, PVD법에 의해 TaN막(막 두께 10 ㎚ 정도) 및 Ta막(막 두께 15 ㎚ 정도)을 차례로 성막하여, 이들을 배리어 메탈막으로 하였다.
배리어 메탈막을 형성한 후에는, 계속해서 진공을 유지한 상태에서 배리어 메탈막 상에 전계 도금용 시드층의 형성을 행하였다. 구체적으로는, PVD법에 의해 구리막(막 두께 100 ㎚)을 성막하여, 이를 전계 도금용 시드층으로 하였다. 그 후, 전계 도금법에 의해 전계 도금용 시드층 상에 구리층을 형성한 후, CMP법에 의해 구리층, 전계 도금용 시드층 및 배리어 메탈막을 연마하였다.
그 후, SiC 커버막, SiO2층간 절연막을 차례로 적층하여 콘택트를 개방한 후, 또한 Ti막, TiN막, Al막을 차례로 적층하여 100 ㎛□의 Al 패드를 형성하였다.
상기한 예에 있어서, Al 패드의 전기적 특성의 평가를 행하였다. 도4는 와이어링 캐패시턴스에 대한 누적 분포 함수의 변화를 나타낸 것이다. 도면의 예에 있어서, 측정 부위의 배선폭 및 배선 간격은 모두 0.16 ㎛이다. 또한, 고저항층 제거를 위한 플라즈마 처리를 행하지 않고 제조한 Al 패드를 제2 비교예라 하고, 이에 대해서도 동일한 평가를 행하였다. 또한, 제2 비교예는 배선홈을 형성한 후에 플라즈마 처리를 행하지 않고 배리어 메탈막을 성막한 것을 제외하고는 상기와 동일한 공정에 의해 제조하였다.
도4로부터 알 수 있는 바와 같이, 플라즈마 처리의 유무에 관계 없이 배선간 용량의 증가는 거의 확인되지 않았다. 이는 플라즈마 처리를 행해도 비어 홀 및 배선홈의 형상이 거의 변화하지 않는 것을 나타내고 있다.
또한, 제3 비교예로서 영율이 3.7 ㎬이고 비유전율이 2.2인 다공질 MSQ막을 PVD법에 의해 형성한 샘플을 제조하여, 도4와 동일한 평가를 행하였다. 도3의 예와는 MSQ막을 구성하는 수지의 골격을 바꿈으로써 영율을 낮추었다. 또한, 제3 비교예와 동일한 다공질 MSQ막을 이용하여, 고저항층 제거를 위한 플라즈마 처리를 행하지 않고 제조한 Al 패드를 제4 비교예라 하여 평가를 행하였다. 또한, 제3 비교예 및 제4 비교예는 상기 이외에는 도4의 예와 동일한 공정에 의해 제조하였다.
도5는 제3 비교예 및 제4 비교예에 대해, 와이어링 캐패시턴스에 대한 누적 분포 함수의 변화를 나타낸 것이다. 도5로부터 알 수 있는 바와 같이, 고저항층 제거를 위한 플라즈마 처리를 행함으로써, 배선간 용량은 최대 14 ％ 정도까지 변화하였다.
또한, 이들 Al 패드에 대해 단면의 형상을 상세하게 관찰하였다. 영율이 9.8 GPa인 다공질 MSQ막에서는, 고저항층 제거를 위한 플라즈마 처리를 행해도 단면 형상에 변화는 거의 보이지 않았다. 한편, 영율이 3.7 ㎬인 다공질 MSQ막에서는 플라즈마 처리에 의한 MSQ막의 수축을 볼 수 있었다. 수축율은, 배선 간격의 5 ％ 정도였다.
또, 본 실시 형태에 있어서는 구리 배선층을 형성하는 예에 대해 서술하였지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 구리 이외의 다른 금속의 배선층이 반도체 기판에 형성되어 있어도 좋다. 또한, 산화되어 형성된 고저항층을 플라즈마 처리에 의해 제거하는 목적이면, 본 발명을 적용하는 것이 가능하다.
또한, 본 실시 형태에서는 레지스트 패턴을 하드 마스크로 전사한 후, 이 하드 마스크를 이용하여 층간 절연막을 에칭하는 예에 대해 설명하였지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 하드 마스크를 설치하지 않고 층간 절연막에 레지스트 패턴을 직접 전사해도 좋다.
본 발명에 따르면, 환원성 가스를 이용하여 고저항층의 제거를 행함으로써 비어 홀 및 배선홈의 내벽이 에칭되는 것을 막아 배선간 용량의 증가를 억제할 수 있다. 또한, 비어 홀이나 배선홈의 내벽으로의 금속의 부착을 막아 누설 전류를 저감시킬 수 있다.
또한, 본 발명에 따르면 영율이 7 ㎬ 이상인 값을 갖는 층간 절연막을 이용함으로써 플라즈마 처리에 의한 손상을 저감시킬 수 있다.
Claims (8)
- 금속 배선을 갖는 반도체 장치이며,상기 금속 배선 상의 층간 절연막은 영율이 7 ㎬ 이상이고 비유전율이 3 미만인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 금속 배선은 구리 배선인 반도체 장치.
- 제1항 또는 제2항에 있어서, 상기 층간 절연막은 다공질 SiO2막, SiOC막, 폴리아릴에테르 유도체막, 불소화아릴렌막, PSG막, BPSG막, USG막, FSG막, PE - TEOS막 및 SOG막으로 이루어지는 군으로부터 선택되는 어느 1 종류의 막인 반도체 장치.
- 금속 배선을 갖는 반도체 장치의 제조 방법이며,상기 금속 배선 상에 스톱퍼막을 형성하는 공정과,상기 스톱퍼막 상에 영율이 7 ㎬ 이상이고 비유전율이 3 미만인 층간 절연막을 형성하는 공정과,상기 층간 절연막을 에칭하여 상기 스톱퍼막에 도달하는 개구부를 형성하는 공정과,상기 개구부에 노출되어 있는 스톱퍼막을 에칭함으로써 비어 홀을 형성하여 상기 금속 배선을 노출시키는 공정과,상기 층간 절연막을 에칭하여 배선홈을 형성하는 공정과,상기 노출된 금속 배선의 표면을 환원성 가스로 플라즈마 처리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 환원성 가스는 수소, 암모니아 및 히드라진으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 가스를 포함하는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 환원성 가스는 5 atom ％ 이하의 농도의 수소 가스를 포함하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 환원성 가스는 0.5 atom ％ 내지 2 atom ％의 농도의 수소 가스를 포함하는 반도체 장치의 제조 방법.
- 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 환원성 가스는 질소, 헬륨, 네온, 아르곤, 크립톤 및 크세논으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 가스를 더 포함하는 반도체 장치의 제조 방법.
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