JP2003152076A - 半導体装置およびその製造方法 - Google Patents
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Abstract
コン炭化膜の銅拡散防止能を改善し、銅拡散により引き
起こされる絶縁破壊までの寿命を長時間化することにあ
る。また、その製造方法も提供する。 【解決手段】 第1の銅配線7と第2の低誘電率層間絶
縁膜9との間に第1の銅拡散防止膜8を設ける。第1の
銅拡散防止膜8には、酸素原子、または、それに加えて
窒素原子を30原子%以上含ませたシリコン炭化膜を採
用する。そのようなシリコン炭化膜を採用することで、
銅拡散防止機能が改善され、銅拡散に起因する絶縁破壊
までの寿命を長時間化させることができる。
Description
た半導体装置およびその製造方法に関する。
LSIにおいて、デバイスの高速化を実現するためにデ
バイスの信号遅延を低減することが重要である。デバイ
スの信号遅延は、トランジスタの信号遅延と配線遅延と
の和で表されるが、配線ピッチの縮小が急速に進むにつ
れて、トランジスタにおける信号遅延よりも配線遅延の
影響の方が大きくなっている。
量)に比例するため、配線抵抗を低くすること、あるい
は、層間絶縁膜の容量を小さくすることが配線遅延を軽
減するために必要である。よって、この問題を解決する
ために、低誘電率の層間絶縁膜と低抵抗の銅配線との組
み合わせを採用した埋め込み配線構造が盛んに研究され
ている。
構造を有する半導体装置を示す図である。この半導体装
置では、2層の銅配線が形成されている。
上に、トランジスタ等の素子(図示せず)を内蔵する下
部絶縁層112が形成されている。そして、下部絶縁層
112の上に第1のエッチングストップ膜113、第1
の低誘電率層間絶縁膜114および第1のハードマスク
膜115が形成されている。
は、第1の低誘電率層間絶縁膜114内に配線溝を形成
する時にエッチングをストップさせるための膜である。
また、第1のハードマスク膜115は、第1の低誘電率
層間絶縁膜114内に配線溝を形成するためのハードマ
スク(フォトレジストよりも強固な材質のマスク)とし
て使用される。
1のハードマスク膜115内には配線溝が形成され、そ
こには第1のバリアメタル116および第1の銅配線1
17が形成されている。
拡散防止膜118、第2の低誘電率層間絶縁膜119、
第2のエッチングストップ膜120、第3の低誘電率層
間絶縁膜121、および第2のハードマスク膜122が
形成されている。
防止するために設けられる。銅はアルミニウムやチタ
ン、タンタル等の材料に比べ、絶縁膜中に拡散しやす
く、層間絶縁膜中に多量の銅が拡散すると、層間絶縁膜
が絶縁破壊に至ってしまう。よって、この銅の拡散を防
止する必要がある。
止能を有しているシリコン窒化膜(比誘電率が6.5〜
8.0)やシリコン炭化膜(比誘電率が4.5〜5.
0)等が採用される。なお、層間絶縁膜容量を減少させ
る効果の大きい(すなわち比誘電率の低い)シリコン炭
化膜を採用するのが好ましい。
は、第3の低誘電率層間絶縁膜121内に配線溝を形成
する時にエッチングをストップさせるための膜である。
3の低誘電率層間絶縁膜121内に配線溝を形成するた
めのハードマスクとして使用される。
2のハードマスク膜122内には配線溝が形成され、ま
た、配線溝124に露出した第2のエッチングストップ
膜120の一部および第3の低誘電率層間絶縁膜119
内には接続孔が形成されている。そして、その配線溝お
よび接続孔内に、第2のバリアメタル125および第2
の銅配線126が形成されている。
防止膜127が形成されている。適用可能な材料として
は、シリコン窒化膜およびシリコン炭化膜等があるが、
第1の銅拡散防止膜118と同様に層間絶縁膜容量を減
少させる効果の大きいシリコン炭化膜を適用するのが好
ましい。
採用した半導体装置では、前述したように銅拡散防止膜
としてシリコン炭化膜が適用されることが好ましい。他
の候補材料であるシリコン窒化膜に比較して、より比誘
電率が低く、層間絶縁膜容量を減少させる効果が大きい
からである。
完全に銅の拡散を防止できるわけではない。例えば、シ
リコン炭化膜中の不純物の存在により銅拡散防止機能が
不十分となったり、経年変化により銅拡散防止機能が衰
えたりする。
ためには、このシリコン炭化膜の銅拡散防止能を向上さ
せ、銅の拡散により絶縁膜が絶縁破壊に至るまでの寿命
時間を長くすることが常に求められる。
もつ半導体装置において、シリコン炭化膜の銅拡散防止
能を改善し、銅拡散により引き起こされる絶縁破壊まで
の寿命を長時間化することにある。また、その製造方法
も提供する。
は、層間絶縁膜と、銅を主成分とする導電体と、シリコ
ン炭化膜とを備え、前記導電体と前記層間絶縁膜との間
には、前記シリコン炭化膜が介在し、前記シリコン炭化
膜には、酸素原子が30原子%以上含まれる半導体装置
である。
の半導体装置であって、前記シリコン炭化膜には、窒素
原子も含まれ、前記シリコン炭化膜は、酸素原子および
窒素原子を合わせて30原子%以上含む半導体装置であ
る。
膜を形成する工程と、(b)銅を主成分とする導電体を
形成する工程と、(c)前記導電体と前記層間絶縁膜と
の間にシリコン炭化膜を形成する工程とを備え、前記シ
リコン炭化膜には、酸素原子が30原子%以上含まれる
半導体装置の製造方法である。
の半導体装置の製造方法であって、前記シリコン炭化膜
には、窒素原子も含まれ、前記シリコン炭化膜は、酸素
原子および窒素原子を合わせて30原子%以上含む半導
体装置の製造方法である。
は、シリコン炭化膜に、酸素原子、または、それに加え
て窒素原子を30原子%以上含ませることで、シリコン
炭化膜の銅拡散防止機能を改善し、銅拡散に起因する絶
縁破壊までの寿命を長時間化させた半導体装置およびそ
の製造方法である。
置の製造方法を示す図であり、図6はそれにより得られ
る半導体装置を示す図である。本実施の形態では、2層
の銅配線を形成するプロセスフローを例示する。以下、
図1から順に説明する。
ンジスタ等の素子(図示せず)を内蔵する下部絶縁層2
を形成する。そして、下部絶縁層2の上に第1のエッチ
ングストップ膜3、第1の低誘電率層間絶縁膜4および
第1のハードマスク膜5を形成する(図1)。なお、本
実施の形態においては、基板1および下部絶縁層2で構
成される構造を配線形成層の下部構造と捉える。
第1の低誘電率層間絶縁膜4内に配線溝を形成する時に
エッチングをストップさせるための膜である。第1のエ
ッチングストップ膜3には、配線溝のエッチングを確実
にストップさせる役割が要求される。つまり、あるエッ
チング条件において第1の低誘電率層間絶縁膜4のエッ
チング速度よりも非常に小さいエッチング速度を有する
材料を第1のエッチングストップ膜3に適用することが
望ましい。
コン窒化膜、シリコン炭化膜などが採用される。これら
3種の膜は、次に述べる各種の低誘電率層間絶縁膜を被
エッチング膜とする場合に、容易に大きなエッチング選
択比が取れるという特質がある。
以下のような各種の絶縁膜のいずれか又は複数が採用さ
れる。例えば、水素化シルセスキオキサン(Hydrogen S
ilsesquioxane)、メチルシルセスキオキサン(Methyl
Silsesquioxane)、ポリアリルエーテル(Poly ArylEth
er)、アロマティックポリマー(Aromatic Polymar)、
ベンゾシクロブデン(Benzocyclobutene)、ポリテトラ
フロロエチレン(Polytetrafluoroethylene)等であ
る。また、その他にも、ポーラスシリカであるキセロゲ
ル(Xerogel)、エアロゲル(Aerogel)など、回転塗布
法で形成される材料や、フッ素シリコン酸化膜(SiOF
膜)、フッ素化アモルファスカーボン(CF膜)、パリレ
ン(Palylene)、窒化ボロン(BN膜)、炭化シリコン酸
化膜(SiOC膜)などのCVD法(Chemical Vapor Depos
ition、化学気相成長法)で形成される材料でもよい。
これらの低誘電率層間絶縁膜の比誘電率は1.8〜3.
0程度である。
ば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化
膜およびシリコン炭化膜等が使用される。第1のハード
マスク膜5は、第1の低誘電率層間絶縁膜4内に配線溝
を形成するためのハードマスクとして使用され、さら
に、下層の第1の低誘電率層間絶縁膜4が配線形成時の
化学機械研磨:CMP(Chemical Mechanical Polishin
g)に直接に曝されることを防止する。
ソグラフィ技術を用いてパターニングし、これをマスク
として第1の低誘電率層間絶縁膜4にドライエッチング
を行って配線溝7aを形成する。そして、第1のバリア
メタル6および第1の銅配線7をこの順に形成し、第1
のハードマスク膜5上の部分をCMPを行って除去し、
配線溝7a内にのみこれらを残置する(図2)。第1の
バリアメタル6は、第1の銅配線7に接しており、配線
溝7aの内壁に沿って形成される。
を下部構造上に形成しているが、配線溝7aの深さに応
じて第1の低誘電率層間絶縁膜4の成膜途中に形成して
もよい。
化タンタルを採用する。窒化タンタルはスパッタ法ある
いはCVD法により形成する。また、第1の銅配線7は
スパッタ法あるいはメッキ法で形成する。ここで、窒化
タンタルは、第1の銅配線7から第1の低誘電率層間絶
縁膜4中への銅の拡散を防止するバリアメタル機能を担
っている。
配線7に接する第1の銅拡散防止膜8、第2の低誘電率
層間絶縁膜9、第2のエッチングストップ膜10、第3
の低誘電率層間絶縁膜11、および第2のハードマスク
膜12をこの順に形成する(図3)。
止膜8に、酸素原子、または、それに加えて窒素原子を
30原子%以上含ませたシリコン炭化膜を採用する。こ
のようなシリコン炭化膜を採用する利点については後述
する。
膜9,11には、第1の低誘電率層間絶縁膜4と同様の
各種の低誘電率層間膜絶縁膜が採用される。
も、第1のエッチングストップ膜3と同様、第3の低誘
電率層間絶縁膜11内に配線溝を形成する時にエッチン
グをストップさせるための膜である。この膜の材質に
も、第3の低誘電率層間絶縁膜11に対し、容易に大き
なエッチング選択比が取れることが要求される。例え
ば、第1のエッチングストップ膜3と同様、シリコン酸
化膜、シリコン窒化膜、シリコン炭化膜などがこの膜に
採用される。
のハードマスク膜5と同様のハードマスク膜としての機
能を有し、さらに、下層の第3の低誘電率層間絶縁膜1
1がCMPに直接に曝されることを防止している。この
膜には、第1のハードマスク膜5と同様、シリコン窒化
膜、シリコン酸化膜、シリコン酸窒化膜およびシリコン
炭化膜等が適用できる。
リソグラフィ技術を用いてパターニングし、これをマス
クとして第3の低誘電率層間絶縁膜11にドライエッチ
ングを行って配線溝14を形成する。また、配線溝14
に露出した第2のエッチングストップ膜10の一部をフ
ォトリソグラフィ技術を用いてパターニングし、これを
マスクとして第2の低誘電率層間絶縁膜9および第1の
銅拡散防止膜8にドライエッチングを行って接続孔13
を形成する(図4)。
は、配線溝14の深さに応じた位置に形成される。よっ
て、第2および第3の低誘電率層間絶縁膜9,11を1
つの層間絶縁膜と捉えた場合、その層間絶縁膜の成膜途
中に第2のエッチングストップ膜10が形成されると考
えることができる。
の銅配線7と同様に、第2のバリアメタル15および第
2の銅配線16を形成し、第2のハードマスク膜12上
の部分をCMP法により除去し、接続孔13および配線
溝14内にのみ残置する(図5)。第2のバリアメタル
15は、第2の銅配線16に接しており、接続孔13お
よび配線溝14の内壁に沿って形成される。また、第1
の銅配線7は、第2の銅配線16のうち接続孔13内に
形成された接続部と接触している。
第2の銅拡散防止膜17を形成する(図6)。第2の銅
拡散防止膜17にも第1の銅拡散防止膜と同様に、酸素
原子、または、それに加えて窒素原子を30原子%以上
含ませたシリコン炭化膜を採用する。
および第2の銅拡散防止膜8,17に、酸素原子を含有
した、あるいは、酸素原子と窒素原子を含有したシリコ
ン炭化膜が適用される。
対する酸素原子あるいは酸素原子+窒素原子の含有比率
(単位はアトミック%(原子%))と、絶縁破壊までの
寿命(単位は秒)との関係を示す図である。なお、図7
の実験結果は、酸素原子を含有した、あるいは、酸素原
子と窒素原子を含有したシリコン炭化膜のサンプル膜を
シリコン基板上に形成し、そのサンプル膜上に銅電極を
形成して、銅電極が+側、シリコン基板が−側(基板裏
面からコンタクトする)になるよう電圧を印加したとき
の絶縁破壊までの寿命を測定したものである。また、こ
こで示す絶縁破壊までの寿命とは、200℃の雰囲気温
度で1MV/cmの電界を印加した場合の値である。
は酸素原子+窒素原子の含有比率が30原子%以上にな
ると、急激に絶縁破壊までの寿命が延びている。50%
以上の場合の詳細データはないが、少なくとも含有比率
が30%から50%の間では長寿命を持つシリコン炭化
膜の形成が可能である。ちなみに、シリコン酸化膜また
はシリコン酸窒化膜で同様の実験を行った場合には、こ
のような長寿命にはならないことが判明している。
には、おもな構成元素であるシリコン原子、炭素原子、
酸素原子、窒素原子以外に、水素原子を含んでいてもよ
い。水素原子を含んでいても同様な結果となるからであ
る。
極からサンプル膜への銅の拡散により引き起こされると
考えられる。例えばアルミ電極を使用した場合には、こ
のような短時間での耐圧劣化は発生しないからである。
すなわち、図7の実験においてシリコン炭化膜が高電界
に対して長寿命であるということは、銅の拡散が生じに
くいことを意味し、銅の拡散防止に優れていることを意
味するのである。
原子の含有比率が30原子%以上のシリコン炭化膜を銅
拡散防止膜に採用すれば、銅拡散防止機能が改善され、
銅拡散に起因する絶縁破壊までの寿命を長時間化させる
ことができる。
子を含有したシリコン炭化膜の形成方法について説明す
る。成膜方法としては、プラズマCVD法が使用され
る。シリコン炭化膜中に酸素あるいは酸素+窒素を含有
させるためには、原料ガスとして酸素、窒素を含むもの
を選ぶ必要がある。
めには、有機シロキサン(OrganicSiloxane)やシリコ
ンアルコキシド(Silicon Alchoxide)を使用するか、
あるいは、有機シラン(Organic Silane:SiH
nR4-n、ただしRはアルキル基(C nH2n+1 ))に酸素
を添加すればよい。
子を含有させるためには、有機シランに亜酸化窒素また
は亜酸化窒素とアンモニアとの混合ガスを添加する、あ
るいは、有機シロキサンやシリコンアルコキシドに、亜
酸化窒素やアンモニア、または、亜酸化窒素とアンモニ
アとの混合ガスを添加すればよい。もちろん、アンモニ
アの代わりに、窒素あるいはアンモニアと窒素との混合
ガスを使用してもよい。
−O結合を含んでおり、鎖状シロキサン(R2n+1(Si
On)SiR3、Rはアルキル基(CnH2n+1)または水
素)と環状シロキサン((R2SiO)n、Rはアルキル
基(CnH2n+1)または水素、nは3以上)に大別でき
る。
は、HMDSO(Hexamethyldisiloxane:Si2O(CH3)6)、
OMTS(1,1,1,3,5,7,7,7-Octamethyltetrasiloxane:
Si4O 3H2(CH3)8)がある。また、本発明に適用できる環
状シロキサンとしては、OMCTS(Octamethylcyclot
etrasiloxane:Si4O4(CH3)8)、TMCTS(1,3,5,7-Te
tramethylcyclotetrasiloxane:Si4O4(CH3)4)がある。
thoxysilane:Si(OC2H5)4)に代表される珪酸塩であり、
化学式ではSi(OR)4またはSiR1n(OR2)4-nと記される
(ここではR1はアルキル基か水素、R2はアルキル基)。
本発明に適用できるシリコンアルコキシドとしては、T
EOSの他にTMOS(Tetramethoxysilane:Si(OC
H3)4)、TMS(Trimethoxysilane:SiH(OCH3)3)、D
MDMOS(Dimethyldimethoxysilane:Si(CH3)2(OCH3)
2)がある。
て使用し、200Pa程度に調整されたプラズマCVD
装置のチャンバー内にてプラズマを発生させる。そし
て、ステージ温度を300〜400℃に設定した基板ス
テージ上にウエハ基板を載置し、そのウエハ基板上にシ
リコン炭化膜を形成する。そうすれば、膜中に酸素原子
あるいは酸素原子+窒素原子を含有したシリコン炭化膜
が形成できる。
有比率を30原子%以上にしたシリコン炭化膜は、図7
に示したように絶縁膜破壊までの寿命が長くなるため、
これを銅拡散防止膜として使用すれば半導体装置の信頼
性を向上させることができる。
対して有用であるが、もちろん、銅よりも拡散しにくい
アルミニウムやチタン、タンタル等、他の金属に対して
も同様に拡散を防止する機能を有する。
第1および第2の銅拡散防止膜8,17にシリコン炭化
膜を採用し、そのシリコン炭化膜には、酸素原子、また
は、それに加えて窒素原子が30原子%以上含まれる。
これにより、銅配線からの銅の拡散を防止するシリコン
炭化膜の機能が改善され、銅の拡散に起因する絶縁破壊
までの寿命が長時間化した半導体装置が得られる。
原子あるいは酸素原子+窒素原子を含有したシリコン炭
化膜を銅拡散防止膜8,17として銅配線7,16上に
形成しているので、上方への銅拡散を防止することがで
きる。すなわち、第1の銅拡散防止膜8の場合、第1の
銅配線7から上層の第2の低誘電率層間絶縁膜9への銅
拡散を防止することができる。第2の銅拡散防止膜17
の場合も同様に、上層に層間絶縁膜が形成された場合に
層間絶縁膜への銅拡散を防止することができる。
に成膜は行なわれていないが、第2の銅拡散防止膜17
の機能はもちろん、その上に第1ないし第3の低誘電率
層間絶縁膜4,9,11と同様の低誘電率層間絶縁膜が
形成された場合の銅の拡散を防止することである。すな
わち、低誘電率層間絶縁膜と銅配線との間に銅拡散防止
膜を介在させることで、銅の拡散防止を図る。
造方法によれば、上記利点を有する半導体装置を製造す
ることが可能となる。
第1および第2の銅拡散防止膜8,17をそれぞれ設け
たので、多層配線の場合であっても、上記効果が得られ
る。
成に当たって、第1ないし第3の低誘電率層間絶縁膜
4,9,11を先に形成し、その内部に配線溝7a,1
4および接続孔13を形成している。これにより、いわ
ゆるダマシンプロセスが可能となっているが、本発明は
そのようなプロセスに限られるものではない。
トリソグラフィ技術およびエッチング技術を用いて配線
形状に成形した後、その周囲に低誘電率層間絶縁膜を形
成するようなプロセスであってもよい。その場合も、酸
素原子あるいは酸素原子+窒素原子を含有したシリコン
炭化膜を、配線と低誘電率層間絶縁膜との間に介在させ
て形成するようにすれば、その金属の拡散を防止するこ
とが可能である。
の上層の接続孔13の直径の方が小さいことが一般的で
あるため、第1の銅拡散防止膜8が第1の銅配線7から
の第2の低誘電率層間絶縁膜9への銅拡散を有効に防止
する。第2の銅拡散防止膜17の場合も同様である。
形態1に係る半導体装置およびその製造方法の変形例で
あり、酸素原子あるいは酸素原子+窒素原子の含有比率
を30原子%以上にしたシリコン炭化膜の適用を他の膜
にまで広げた例である。
装置の製造方法を示す図であり、図13はそれにより得
られる半導体装置を示す図である。本実施の形態では、
1層の銅配線を形成するプロセスフローを示しており、
酸素原子あるいは酸素原子+窒素原子を含有したシリコ
ン炭化膜が、実施の形態1における第1のエッチングス
トップ膜3および第1のハードマスク膜5にも適用され
る。そしてさらに、実施の形態1における第1のバリア
メタル6の形成が省略され、その代わりに、酸素原子あ
るいは酸素原子+窒素原子を含有したシリコン炭化膜が
配線溝7a内の壁面に沿ってサイドウォール膜として形
成される。上述した点以外は、図1〜図6の実施の形態
1のプロセスフローと同様である。以下、図8から順に
説明する。
ランジスタ等の素子(図示せず)を内蔵する下部絶縁層
22を形成する。そして、下部絶縁層22の上に第1の
エッチングストップ膜23、第1の低誘電率層間絶縁膜
24および第1のハードマスク膜25を形成する(図
8)。なお、本実施の形態においても、基板21および
下部絶縁層22で構成される構造を配線形成層の下部構
造と捉える。
に、第1のエッチングストップ膜23および第1のハー
ドマスク膜25は、酸素原子あるいは酸素原子+窒素原
子の含有比率を30原子%以上にしたシリコン炭化膜で
ある。酸素原子あるいは酸素原子+窒素原子を含有させ
ても、シリコン炭化膜はエッチングストップ機能および
ハードマスク機能を有しているため、このような置換が
可能である。
は、実施の形態1で挙げた各種の絶縁膜のいずれか又は
複数が採用される。
リソグラフィ技術を用いてパターニングし、これをマス
クとして第1の低誘電率層間絶縁膜24にドライエッチ
ングを行って配線溝26を形成する(図9)。
あるいは酸素原子+窒素原子の含有比率を30原子%以
上にしたシリコン炭化膜が形成されるように、それを材
料とする第1のサイドウォール形成用絶縁膜27aを図
9の構造の全面を覆うように形成する(図10)。
膜27aに対して異方性ドライエッチングを行い、配線
溝26内の側壁部に接する部分を残すようにエッチバッ
クする。これにより、第1のサイドウォール膜27bを
形成する(図11)。
ハードマスク膜25上の部分をCMP法により除去す
る。これにより、配線溝26は第1のサイドウォール膜
27bを側壁部に介して第1の銅配線28で充填される
(図12)。そして、酸素原子あるいは酸素原子+窒素
原子の含有比率を30原子%以上にしたシリコン炭化膜
を、第1の銅配線28の上面に接する第1の銅拡散防止
膜29として形成する(図13)。
シリコン炭化膜が十分な銅拡散防止機能を有しているこ
とから、それにより銅膜を第1の低誘電率層間絶縁膜2
4と接触させないことでバリアメタルを使わずに銅配線
を形成することが可能である。
によれば、第1のエッチングストップ膜23、第1のサ
イドウォール膜27bおよび第1の銅拡散防止膜29が
全て、酸素原子あるいは酸素原子+窒素原子の含有比率
を30原子%以上にしたシリコン炭化膜である。
原子を含有するシリコン炭化膜が、断面図上、第1の銅
配線28の側面のみならず上面、下面にも接しており、
第1の銅配線28の周囲に銅が拡散するのを、より確実
に防止することができる。すなわち、第1の銅拡散防止
膜29が第1の銅配線28の上面に形成されているの
で、銅の上方への拡散を防止することができる。また、
第1のサイドウォール膜27bが配線溝26内の側面に
形成されているので、配線溝26側方周辺の第1の低誘
電率層間絶縁膜24への銅の拡散を防止することができ
る。また、第1の銅配線28の下面に形成された第1の
エッチングストップ膜23も酸素原子あるいは酸素原子
+窒素原子を含有するシリコン炭化膜であるので、銅の
下方への拡散、すなわち、下部絶縁層22への銅拡散を
防止することができる。
線溝26内の壁面に沿って形成されているので、第1の
銅配線28の周囲に銅拡散防止用のバリアメタルを形成
する必要がない。バリアメタルが不要となった結果、第
1の銅配線28の体積を増加させることができる。すな
わち例えば、実施の形態1における第1のバリアメタル
6に比して、第1のサイドウォール膜27bは配線溝2
6内の底面には設けられないので、その分、第1の銅配
線28の体積を増やすことができる。
内の底面には設けられないことにより、接続部の接触抵
抗も減少させることができる。図8〜図13では、第1
の銅配線28には下部構造中の素子への接続部を設けて
いないが、そのような接続部を設ける場合がある。その
場合、図9の段階でさらに、配線溝26内の第1のエッ
チングストップ膜23の一部をエッチングして、下部絶
縁層22内に接続孔を設ければよい。そうすれば続く工
程を経ることでサイドウォール膜の付いた接続孔が形成
でき、そこに銅を埋め込むことで、表面がシリコン炭化
膜に囲まれた接続部を形成できる。このような接続部を
設ける場合に、その接続部と下部構造中の素子との接触
抵抗を減少させることができる。
がより低くなる。
配線28の形成に当たって、第1の低誘電率層間絶縁膜
24を先に形成し、その内部に配線溝26を形成してい
る。これにより、いわゆるダマシンプロセスが可能とな
っているが、本発明はそのようなプロセスに限られるも
のではない。
形態2に係る半導体装置およびその製造方法の変形例で
あり、さらにもう一層の銅配線を形成する場合の例であ
る。
体装置の製造方法を示す図であり、図18はそれにより
得られる半導体装置を示す図である。この図14〜図1
8に示すプロセスフローでは、図13の構造に加えてさ
らに成膜を行うことにより、2層目の銅配線を形成す
る。
は酸素原子+窒素原子を含有したシリコン炭化膜が、実
施の形態1における第2のエッチングストップ膜10お
よび第2のハードマスク膜12に適用される。そしてさ
らに、実施の形態1における第2のバリアメタル15の
形成が省略され、その代わりに、酸素原子あるいは酸素
原子+窒素原子を含有したシリコン炭化膜が配線溝14
および接続孔13内の壁面に沿ってサイドウォール膜と
して形成される。上述した点以外は、実施の形態1の図
3〜図6のプロセスフローと同様である。以下、図14
から順に説明する。
2の低誘電率層間絶縁膜31、第2のエッチングストッ
プ膜32、第3の低誘電率層間絶縁膜33、および第2
のハードマスク膜34をこの順に形成する(図14)。
のエッチングストップ膜32および第2のハードマスク
膜34にも酸素原子あるいは酸素原子+窒素原子を含有
したシリコン炭化膜を採用する。酸素原子あるいは酸素
原子+窒素原子を含有させても、シリコン炭化膜はエッ
チングストップ機能およびハードマスク機能を有してい
るため、このような置換が可能である。
膜31,33には、第1の低誘電率層間絶縁膜24と同
様の各種の低誘電率層間膜絶縁膜が採用される。
リソグラフィ技術を用いてパターニングし、これをマス
クとして第3の低誘電率層間絶縁膜33にドライエッチ
ングを行って配線溝36を形成する。また、配線溝36
に露出した第2のエッチングストップ膜32の一部をフ
ォトリソグラフィ技術を用いてパターニングし、これを
マスクとして第2の低誘電率層間絶縁膜31および第1
の銅拡散防止膜29にドライエッチングを行って接続孔
35を形成する(図15)。
は、配線溝36の深さに応じた位置に形成される。よっ
て、第2および第3の低誘電率層間絶縁膜31,33を
1つの層間絶縁膜と捉えた場合、その層間絶縁膜の成膜
途中に第2のエッチングストップ膜32が形成されると
考えることができる。
壁面に酸素原子あるいは酸素原子+窒素原子の含有比率
を30原子%以上にしたシリコン炭化膜が形成されるよ
うに、それを材料とする第2のサイドウォール形成用絶
縁膜37aを図15の構造の全面を覆うように形成する
(図16)。
膜37aに対して異方性ドライエッチングを行い、配線
溝36および接続孔35内の側壁部に接する部分を残す
ようにエッチバックする。これにより、第2のサイドウ
ォール膜37bを形成する(図17)。
ハードマスク膜34上の部分をCMP法により除去す
る。これにより、配線溝36および接続孔35は第2の
サイドウォール膜37bを側壁部に介して第2の銅配線
38で充填される。そして、酸素原子あるいは酸素原子
+窒素原子の含有比率を30原子%以上にしたシリコン
炭化膜を、第2の銅配線38の上面に接する第2の銅拡
散防止膜39として形成する(図18)。
第2の銅配線38に接する第2の銅拡散防止膜39にも
シリコン炭化膜を採用し、そのシリコン炭化膜には、酸
素原子、または、それに加えて窒素原子が30原子%以
上含まれる。これにより、多層配線の場合であっても、
銅配線からの銅の拡散を防止するシリコン炭化膜の機能
が改善され、銅の拡散に起因する絶縁破壊までの寿命が
長時間化した半導体装置が得られる。
造方法によれば、上記利点を有する半導体装置を製造す
ることが可能となる。
配線38の形成に当たって、第2および第3の低誘電率
層間絶縁膜31,33を先に形成し、その内部に配線溝
14および接続孔13を形成している。これにより、い
わゆるダマシンプロセスが可能となっているが、本発明
はそのようなプロセスに限られるものではない。
れば、第2のエッチングストップ膜32、第2のサイド
ウォール膜37bおよび第2の銅拡散防止膜39が全
て、酸素あるいは酸素+窒素の含有比率を30原子%以
上にしたシリコン炭化膜である。
るシリコン炭化膜が、断面図上、第2の銅配線38の側
面のみならず上面、下面にも接しており、第2の銅配線
38の周囲に銅が拡散するのを、より確実に防止するこ
とができる。すなわち、第2の銅拡散防止膜39が第2
の銅配線38の上面に形成されているので、銅の上方へ
の拡散を防止することができる。また、第2のサイドウ
ォール膜37bが配線溝36および接続孔35内の壁面
に沿って形成されているので、配線溝36および接続孔
35側方周辺の第2および第3の低誘電率層間絶縁膜3
1,33への銅の拡散を防止することができる。また、
第2の銅配線38の下に形成された第2のエッチングス
トップ膜32も酸素原子あるいは酸素原子+窒素原子を
含有するシリコン炭化膜であるので、銅の下方への拡
散、すなわち、第2の低誘電率層間絶縁膜31への銅拡
散を防止することができる。
線溝36および接続孔35内の壁面に沿って形成されて
いるので、第2の銅配線38の周囲に銅拡散防止用のバ
リアメタルを形成する必要がない。バリアメタルが不要
となった結果、第2の銅配線38の体積を増加させるこ
とができる。すなわち例えば、実施の形態1における第
2のバリアメタル15に比して、第2のサイドウォール
膜37bは配線溝36および接続孔35内の底面には設
けられないので、その分、第2の銅配線38の体積を増
やすことができる。
および接続孔35内の底面には設けられないことによ
り、第2の銅配線38と第1の銅配線28との接続部の
接触抵抗も減少させることができる。
がより低くなる。
ン炭化膜には、酸素原子、または、それに加えて窒素原
子が30原子%以上含まれる。これにより、導電体に採
用した銅の層間絶縁膜への拡散を防止するシリコン炭化
膜の機能が改善され、銅の拡散に起因する絶縁破壊まで
の寿命が長時間化した半導体装置が得られる。
リコン炭化膜には、窒素原子も含まれ、前記シリコン炭
化膜は、酸素原子および窒素原子を合わせて30原子%
以上含む。この場合も請求項1と同様の効果がある。
炭化膜には、酸素原子、または、それに加えて窒素原子
が30原子%以上含まれる。これにより、導電体に採用
した銅の層間絶縁膜への拡散を防止するシリコン炭化膜
の機能が改善され、銅の拡散に起因する絶縁破壊までの
寿命が長時間化した半導体装置を製造することが可能と
なる。
炭化膜には、窒素原子も含まれ、前記シリコン炭化膜
は、酸素原子および窒素原子を合わせて30原子%以上
含む。この場合も請求項3と同様の効果がある。
一工程を示す図である。
一工程を示す図である。
一工程を示す図である。
一工程を示す図である。
一工程を示す図である。
る。
素の含有率と絶縁破壊までの寿命との関係を示す図であ
る。
一工程を示す図である。
一工程を示す図である。
の一工程を示す図である。
の一工程を示す図である。
の一工程を示す図である。
ある。
の一工程を示す図である。
の一工程を示す図である。
の一工程を示す図である。
の一工程を示す図である。
ある。
装置を示す図である。
1のエッチングストップ膜、4,24 第1の低誘電率
層間絶縁膜、5,25 第1のハードマスク膜、6 第
1のバリアメタル、7,28 第1の銅配線、7a,1
4,26,36配線溝、8,29 第1の銅拡散防止
膜、9,31 第2の低誘電率層間絶縁膜、10,32
第2のエッチングストップ膜、11,33 第3の低
誘電率層間絶縁膜、12,34 第2のハードマスク
膜、13,35 接続孔、15 第2のバリアメタル、
16,38 第2の銅配線、17,39 第2の銅拡散
防止膜、27b 第1のサイドウォール膜、37b 第
2のサイドウォール膜。
Claims (4)
- 【請求項1】 層間絶縁膜と、 銅を主成分とする導電体と、 シリコン炭化膜とを備え、 前記導電体と前記層間絶縁膜との間には、前記シリコン
炭化膜が介在し、 前記シリコン炭化膜には、酸素原子が30原子%以上含
まれる半導体装置。 - 【請求項2】 請求項1に記載の半導体装置であって、 前記シリコン炭化膜には、窒素原子も含まれ、 前記シリコン炭化膜は、酸素原子および窒素原子を合わ
せて30原子%以上含む半導体装置。 - 【請求項3】 (a)層間絶縁膜を形成する工程と、 (b)銅を主成分とする導電体を形成する工程と、 (c)前記導電体と前記層間絶縁膜との間にシリコン炭
化膜を形成する工程とを備え、 前記シリコン炭化膜には、酸素原子が30原子%以上含
まれる半導体装置の製造方法。 - 【請求項4】 請求項3に記載の半導体装置の製造方法
であって、 前記シリコン炭化膜には、窒素原子も含まれ、 前記シリコン炭化膜は、酸素原子および窒素原子を合わ
せて30原子%以上含む半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001348736A JP4152619B2 (ja) | 2001-11-14 | 2001-11-14 | 半導体装置およびその製造方法 |
TW091116996A TW564485B (en) | 2001-11-14 | 2002-07-30 | Semiconductor device |
US10/216,818 US6737746B2 (en) | 2001-11-14 | 2002-08-13 | Semiconductor device containing copper diffusion preventive film of silicon carbide |
DE10248272A DE10248272A1 (de) | 2001-11-14 | 2002-10-16 | Halbleitervorrichtung und Verfahren für ihre Herstellung |
KR10-2002-0067042A KR100487027B1 (ko) | 2001-11-14 | 2002-10-31 | 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001348736A JP4152619B2 (ja) | 2001-11-14 | 2001-11-14 | 半導体装置およびその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003152076A true JP2003152076A (ja) | 2003-05-23 |
JP2003152076A5 JP2003152076A5 (ja) | 2005-07-07 |
JP4152619B2 JP4152619B2 (ja) | 2008-09-17 |
Family
ID=19161513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001348736A Expired - Fee Related JP4152619B2 (ja) | 2001-11-14 | 2001-11-14 | 半導体装置およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6737746B2 (ja) |
JP (1) | JP4152619B2 (ja) |
KR (1) | KR100487027B1 (ja) |
DE (1) | DE10248272A1 (ja) |
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Also Published As
Publication number | Publication date |
---|---|
KR20030040050A (ko) | 2003-05-22 |
US20030089988A1 (en) | 2003-05-15 |
JP4152619B2 (ja) | 2008-09-17 |
KR100487027B1 (ko) | 2005-05-03 |
DE10248272A1 (de) | 2003-05-28 |
US6737746B2 (en) | 2004-05-18 |
TW564485B (en) | 2003-12-01 |
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A977 | Report on retrieval |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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