JP2001326224A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 配線を被覆して低誘電率を有する層間絶縁膜
を形成し、かつ層間絶縁膜にビアホール等を形成したと
きに、配線の酸化やエッチングを防止することができ、
かつ層間絶縁膜を挟む配線間のリーク電流を小さくす
る。 【解決手段】 配線２３が露出している被成膜基板２１
上に層間絶縁膜２５を形成する半導体装置の製造方法に
おいて、シリコン（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）及
び水素（Ｈ）を含むシリコン化合物を成膜ガスとしてプ
ラズマ化し、反応させて、配線２３と層間絶縁膜２５の
間に、Ｓｉ，Ｏ，Ｃ，Ｈを含有するブロック絶縁膜２４
を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、配線を被覆して低誘
電率を有する層間絶縁膜を形成し、その層間絶縁膜にビ
アホール或いはコンタクトホールを形成する半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置の高集積度
化、高密度化とともに、データ転送速度の高速化が要求
されている。このため、ＲＣディレイの小さい低誘電率
膜が用いられている。例えば、比誘電率３．５〜３．８
のＳｉＯＦ膜や比誘電率３．０〜３．１の多孔質ＳｉＯ
2膜などである。
【０００３】一方、配線材料に関して、従来のアルミニ
ウム（Ａｌ）から電気抵抗の低い銅（Ｃｕ）配線に変わ
りつつある。銅配線上に低誘電率を有する絶縁膜（以
下、低誘電率膜と称する。）を形成し、その後低誘電率
膜にビアホールを形成するが、その際、下地の銅配線の
酸化やエッチングを防止するために、銅配線を保護する
ブロック絶縁膜が必要となる。従来、そのブロック絶縁
膜としてシリコン窒化膜（以下、ＳｉＮ膜と称する。）
を用いている。
【０００４】
【発明が解決しようとする課題】しかしながら、ＳｉＮ
膜は比誘電率が凡そ７程度と高いという問題がある。そ
こで、層間絶縁膜としてプラズマＣＶＤ法により形成し
たＳｉＣ膜を用いることが考えられているが、この膜は
比誘電率が５程度と比較的低いが、リーク電流が大き
く、この層間絶縁膜を挟む配線間でリーク電流が生じる
という問題がある。
【０００５】また、ブロック絶縁膜は、下地の銅配線中
の銅が層間絶縁膜に拡散するのを防ぐ機能を有している
のが好ましい。本発明は、上記の従来例の問題点に鑑み
て創作されたものであり、配線を被覆して低誘電率を有
する層間絶縁膜を形成し、かつ層間絶縁膜にビアホール
やコンタクトホールを形成したときに、配線の酸化やエ
ッチングを防止することができ、かつ配線の成分が層間
絶縁膜に拡散するのを防ぐことができ、そして層間絶縁
膜を挟む配線間のリーク電流を小さくすることができる
半導体装置及びその製造方法を提供するものである。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、半導体装置の製造方法に係
り、配線が露出している被成膜基板上に層間絶縁膜を形
成する半導体装置の製造方法において、シリコン（Ｓ
ｉ）、酸素（Ｏ）、炭素（Ｃ）及び水素（Ｈ）を含むシ
リコン化合物を成膜ガスとしてプラズマ化し、反応させ
て、前記配線と前記層間絶縁膜の間に、前記Ｓｉ，Ｏ，
Ｃ，Ｈを含有するブロック絶縁膜を形成することを特徴
とし、請求項２記載の発明は、請求項１記載の半導体装
置の製造方法に係り、前記シリコン化合物は、アルキル
基及びアルコキシル基のうち少なくとも何れか一を含む
ことを特徴とし、請求項３記載の発明は、請求項１又は
２記載の半導体装置の製造方法に係り、前記成膜ガス
は、前記シリコン化合物に不活性ガス、水素ガス、及び
ＣｘＨｙガスのうち少なくとも何れか一を加えたもので
あることを特徴とし、請求項４記載の発明は、請求項１
乃至３の何れか一に記載の半導体装置の製造方法に係
り、前記Ｓｉ，Ｏ，Ｃ，Ｈを含有するブロック絶縁膜を
形成する前に、前記配線を被覆してＣｘＨｙを成膜ガス
としてプラズマ化し、反応させ、前記Ｃ，Ｈを含有する
副ブロック絶縁膜を形成することを特徴とし、請求項５
記載の発明は、請求項１乃至３の何れか一に記載の半導
体装置の製造方法に係り、前記Ｓｉ，Ｏ，Ｃ，Ｈを含有
するブロック絶縁膜を形成する前に、前記配線を被覆し
てＳｉ，Ｃを含有する副ブロック絶縁膜を形成すること
を特徴とし、請求項６記載の発明は、請求項５記載の半
導体装置の製造方法に係り、前記Ｓｉ，Ｃを含有する副
ブロック絶縁膜を、モノメチルシラン（SiH3(CH3)）、
ジメチルシラン（SiH2(CH3)2）、トリメチルシラン（Si
H(CH3)3）及びテトラメチルシラン（Si(CH3)4）のうち
何れか一を成膜ガスとしてプラズマ化し、反応させるこ
とにより形成することを特徴とし、請求項７記載の発明
は、請求項５記載の半導体装置の製造方法に係り、前記
Ｓｉ，Ｃを含有する副ブロック絶縁膜を、ＳｉｘＨｙガ
スとＣｘＨｙガスを含む成膜ガスをプラズマ化して反応
させることにより形成することを特徴とし、請求項８記
載の発明は、請求項１乃至７の何れか一に記載の半導体
装置の製造方法に係り、前記被成膜基板を保持する第１
の電極と該第１の電極に対向する第２の電極とを用いる
とともに、前記第１の電極に低い周波数の大きい電力を
印加し、かつ前記第２の電極に高い周波数の小さい電力
を印加して前記成膜ガスをプラズマ化し、反応させるこ
とにより、前記ブロック絶縁膜又は前記副ブロック絶縁
膜を形成することを特徴とし、請求項９記載の発明は、
請求項１に記載の半導体装置の製造方法に係り、前記シ
リコン化合物としてシロキサン結合を有する化合物を用
いることを特徴とし、請求項１０記載の発明は、請求項
９に記載の半導体装置の製造方法に係り、前記成膜ガス
に更にＣＨ4を添加することを特徴とし、請求項１１記
載の発明は、請求項９又は請求項１０に記載の半導体装
置の製造方法に係り、前記被成膜基板を保持する第１の
電極と該第１の電極に対向する第２の電極とを用い、前
記第１の電極又は前記第２の電極に交流電力を印加する
ことにより前記プラズマ化を行い、前記第１の電極と前
記第２の電極との間隔を２５ｍｍ以下にすることを特徴
とし、請求項１２記載の発明は、請求項９又は請求項１
０に記載の半導体装置の製造方法に係り、前記第１の電
極又は前記第２の電極に交流電力を印加することにより
前記プラズマ化を行い、２/π（Ｗ/ｃｍ2）以上の電力
を前記交流電力により前記被成膜基板に印加することを
特徴とし、請求項１３記載の発明は、請求項９乃至１２
の何れか一に記載の半導体装置の製造方法に係り、前記
シロキサン結合を有する化合物は、ＨＭＤＳ（（CH3）3
Si-O-Si(CH3)3）、ＯＭＣＴＳ（（Si（CH3）2）4）、Ｔ
ＭＣＴＳ（SiH（CH3））4O 4）のうちのいずれか一であ
ることを特徴とし、請求項１４記載の発明は、請求項９
乃至１３の何れか一に記載の半導体装置の製造方法に係
り、前記成膜ガスに更に不活性ガスを添加したことを特
徴とし、請求項１５記載の発明は、請求項１乃至１４の
何れか一に記載の半導体装置の製造方法に係り、前記層
間絶縁膜は、多孔質シリコン含有絶縁膜であることを特
徴とし、請求項１６記載の発明は、請求項１乃至１５の
何れか一に記載の半導体装置の製造方法に係り、前記配
線は、銅（Ｃｕ）から成ることを特徴とし、請求項１７
記載の発明は、半導体装置に係り、請求項１乃至１６の
何れか一の半導体装置の製造方法により、前記被成膜基
板上に前記ブロック絶縁膜が形成されたことを特徴とし
ている。
【０００７】以下に、上記本発明の構成により奏される
作用を説明する。この発明である、配線上に層間絶縁膜
を形成する半導体装置の製造方法において、シリコン
（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）及び水素（Ｈ）だけ
を含むシリコン化合物をプラズマ化して反応させ、配線
と層間絶縁膜の間にＳｉ，Ｏ，Ｃ，Ｈを含有するブロッ
ク絶縁膜を形成している。
【０００８】シリコン（Ｓｉ）、酸素（Ｏ）、炭素
（Ｃ）及び水素（Ｈ）を含むシリコン化合物を成膜ガス
として用い、酸化剤を用いていないので、ブロック絶縁
膜を形成するときに、下部配線、例えば銅配線が酸化す
るのを防止することができる。また、層間絶縁膜を形成
するときには下部配線、例えば銅配線はすでにブロック
絶縁膜により被覆されているので、酸化剤を用いても、
下部配線が酸化するのを防止することができる。
【０００９】ところで、低誘電率を有する層間絶縁膜は
一般に多孔質であり、外部から水分等が層間絶縁膜を通
して下部配線まで侵入し易いが、下部配線と低誘電率を
有する層間絶縁膜との間にブロック絶縁膜を形成した場
合、外部から水分等が層間絶縁膜を通して侵入してきて
もブロック絶縁膜によって阻止され、下部配線まで到達
しない。これにより、下部配線の腐食を防止することが
できる。また、ブロック絶縁膜を間に挟むことにより下
部配線から層間絶縁膜への銅の拡散を防止し、層間絶縁
膜を挟む配線間のリーク電流を低減し、かつ、層間絶縁
膜全体の誘電率を低減することができる。
【００１０】さらに、層間絶縁膜に下部配線に到達する
開口部を形成する場合、まず、上部の層間絶縁膜のみを
エッチングしてブロック絶縁膜でエッチングを止め、そ
の後ブロック絶縁膜をエッチングする。このようにすれ
ば、下部配線へのイオン衝撃を最小限にして下部配線の
エッチングを抑制するとともに下部配線の酸化を抑制す
ることができる。
【００１１】特に、ブロック絶縁膜の下に、比誘電率が
高く、緻密性の高い絶縁膜、例えばＣ，Ｈを含む絶縁膜
やＳｉ，Ｃを含む絶縁膜を薄く形成して副ブロック絶縁
膜とし、ブロック絶縁膜を２層とすることにより、緻密
性の高い絶縁膜を用いた場合でも、リーク電流を低減し
つつ、層間絶縁膜全体の誘電率を低減することができ
る。
【００１２】例えば、緻密性の高い膜は、平行平板型の
プラズマ成膜装置を用い、かつ低周波数の電源及び高周
波数の電源をそれぞれ下部電極及び上部電極に接続し、
低周波数の印加電力を高周波数の印加電力よりも高くす
ることにより形成することができる。また、誘電率の低
いブロック絶縁膜を成膜する場合には、シリコン化合物
としてシロキサン結合（Ｓｉ−Ｏ−Ｓｉ）を有する化合
物を用いるのが良い。これは、上記シリコン化合物中の
Ｓｉ（シリコン）がシロキサン結合の形で既にＯ（酸
素）と結合しているので、膜のリーク電流が小さくなる
ためである。
【００１３】更に、上のようにシロキサン結合を有する
化合物を用いる場合は、上記下部電極と上部電極との間
隔を２５ｍｍ以下にするのが良い。このように電極間隔
を狭めると、電極間に生じるシース領域の全領域に対す
る割合が大きくなるので、シロキサン結合を有する化合
物の分解が促進されて膜中のメチル基等が低減され、膜
が緻密になる。
【００１４】同様に、２/π（Ｗ/ｃｍ2）以上の電力を
被成膜基板に印加しても、シロキサン結合を有する化合
物の分解が促進されるので、緻密な膜を成膜できる。
【００１５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 （第１の実施の形態）図１４は、本発明の実施の形態に
係る半導体装置の製造方法に用いられる平行平板型のプ
ラズマ成膜装置１０１の構成を示す側面図である。
【００１６】このプラズマ成膜装置１０１は、プラズマ
ガスにより被成膜基板２１上にブロック絶縁膜を形成す
る場所である成膜部１０１Ａと、成膜ガスを構成する複
数のガスの供給源を有する成膜ガス供給部１０１Ｂとか
ら構成されている。成膜部１０１Ａは、図１４に示すよ
うに、減圧可能なチャンバ１を備え、チャンバ１は排気
配管４を通して排気装置６と接続されている。排気配管
４の途中にはチャンバ１と排気装置６の間の導通／非導
通を制御する開閉バルブ５が設けられている。チャンバ
１にはチャンバ１内の圧力を監視する不図示の真空計な
どの圧力計測手段が設けられている。
【００１７】チャンバ１内には対向する一対の上部電極
（第１の電極）２と下部電極（第２の電極）３とが備え
られ、上部電極２に周波数１３．５６ＭＨｚの高周波電
力を供給するＲＦ電源７が接続され、下部電極３に周波
数３８０ｋＨｚの交流電力を供給するＡＣ電源８が接続
されている。これらの電源７、８から上部電極２及び下
部電極３に電力を供給して、成膜ガスをプラズマ化す
る。上部電極２、下部電極３及び電源７、８が成膜ガス
をプラズマ化するプラズマ生成手段を構成する。
【００１８】上部電極２は成膜ガスの分散具を兼ねてい
る。上部電極２には複数の貫通孔が形成され、下部電極
３との対向面における貫通孔の開口部が成膜ガスの放出
口（導入口）となる。この成膜ガス等の放出口は成膜ガ
ス供給部１０１Ｂと配管９ａで接続されている。下部電
極３は被成膜基板２１の保持台を兼ね、また、保持台上
の被成膜基板２１を加熱するヒータ１２を備えている。
【００１９】成膜ガス供給部１０１Ｂには、ヘキサメチ
ルジシロキサン（ＨＭＤＳ：(CH3)3Si-O-Si(CH3)3）、
メタン（ＣＨ4）、テトラメチルシラン（Si(CH3)4）、
水素（Ｈ2）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、
及び窒素（Ｎ2）の供給源が設けられている。これらの
ガスは適宜分岐配管９ｂ乃至９ｈ、及びこれらすべての
分岐配管９ｂ乃至９ｈが接続された配管９ａを通して成
膜部１０１Ａのチャンバ１内に供給される。分岐配管９
ｂ乃至９ｈの途中に流量調整手段１１ａ乃至１１ｇや分
岐配管９ｂ乃至９ｈの導通／非導通を制御する開閉手段
１０ｂ乃至１０ｐが設置され、配管９ａの途中に配管９
ａの閉鎖／導通を行う開閉手段１０ａが設置されてい
る。なお、上記ガスのうち、Ｎ2は配管９ａ内、分岐配
管９ｂ乃至９ｄ内及びチャンバ１内の残留ガスをパージ
するためのガスである。
【００２０】以上のような成膜装置１０１によれば、シ
リコン含有ガス供給源（ＨＭＤＳ）と、ＣＨ含有ガス供
給源とを備え、さらに成膜ガスをプラズマ化するプラズ
マ生成手段２、３、７、８を備えている。このため、プ
ラズマＣＶＤ法によりＳｉ，Ｏ，Ｃ，Ｈを含むブロック
絶縁膜、Ｓｉ，Ｃ，Ｈを含むブロック絶縁膜、Ｃ，Ｈを
含むブロック絶縁膜を形成することができる。これによ
り、下記の第３の実施の形態に示すように、低い誘電率
を有し、かつ耐湿性の良いブロック絶縁膜を含む層間絶
縁膜を形成することができる。
【００２１】そして、プラズマ生成手段として、例えば
平行平板型の第１及び第２の電極２、３によりプラズマ
を生成する手段、ＥＣＲ（Electron Cyclotron Resonan
ce）法によりプラズマを生成する手段、アンテナからの
高周波電力の放射によりヘリコンプラズマを生成する手
段等がある。これらのプラズマ生成手段のうち平行平板
型の第１及び第２の電極２、３にそれぞれ高低２つの周
波数の電力を供給する電源７、８が接続されている。従
って、これら高低２つの周波数の電力をそれぞれ各電極
２、３に印加してプラズマを生成することができる。こ
れにより、生成した絶縁膜は緻密であり、かつＣＨ3を
含むため、低誘電率を有する。
【００２２】次に、本発明が適用されるブロック絶縁膜
の成膜ガスについては、以下に示すものを用いることが
できる。 （ｉ）アルキル系の成膜ガス モノメチルシラン（SiH3(CH3)） ジメチルシラン（SiH2(CH3)2） トリメチルシラン（SiH(CH3)3） テトラメチルシラン （Si(CH3)4） （ii）アルコキシ系の成膜ガス ヘキサメチルジシロキサン（ＨＭＤＳ：(CH3)3Si-O-Si
(CH3)3） オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ：
【００２３】
【化1】
【００２４】 メチルメトキシシラン（SiH2(OCH3)(CH3)） ジメチルメトキシシラン（SiH(OCH3)(CH3)2） トリメトキシシラン（SiH(OCH3)3） テトラメトキシシラン（Si(OCH3)4） テトラエトキシシラン（ＴＥＯＳ：Si(OC2H5)4） （iii）ＣｘＨｙからなる成膜ガス メタン（ＣＨ4） エチレン（Ｃ2Ｈ4） エタン（Ｃ2Ｈ6） （iv）ＳｉｘＨｙからなる成膜ガス シラン（ＳｉＨ4） ジシラン（Ｓｉ2Ｈ6） 次に、図１及び図２を参照して、本発明の第１の実施の
形態に係る半導体装置及びその製造方法を説明する。
【００２５】図１（ａ）乃至（ｄ）、図２（ａ）、
（ｂ）は、本発明の第１の実施の形態に係る半導体装置
及びその製造方法を示す断面図である。図１（ａ）は、
銅配線を形成した後の状態を示す断面図である。図中、
符号２２は下地絶縁膜、２３は銅配線（下部配線）であ
る。これらが被成膜基板２１を構成する。
【００２６】このような状態で、図１（ｂ）に示すよう
に、プラズマＣＶＤ法により銅配線２３上にブロック絶
縁膜２４を形成する。まず、ヘキサメチルジシロキサン
（ＨＭＤＳ）を流量８０sccmで図１４に示すプラズマ成
膜装置のチャンバ１内に導入し、圧力を１Torrに保持す
る。次いで、上部電極２に周波数13.56ＭＨｚの電力５
０Ｗを印加し、下部電極３に周波数３８０ＫＨｚの電力
２００Ｗを印加する。これにより、ヘキサメチルジシロ
キサンがプラズマ化する。この状態を所定時間保持し
て、膜厚約５０ｎｍのＳｉ，Ｏ，Ｃ，Ｈを含有する絶縁
膜からなるブロック絶縁膜２４を形成する。調査によれ
ば、成膜されたＳｉ，Ｏ，Ｃ，Ｈを含有する絶縁膜は、
比誘電率が３．１であり、リーク電流が１ＭＶ／ｃｍで
１０-10Ａ／ｃｍ2であった。また、ＥＳＣＡ（Electron
Spectroscopy for Chemical Analysis）によれば、ブ
ロック絶縁膜２４の組成はＳｉ：Ｏ：Ｃ＝１：１：１で
あった。但し、定量できていないがブロック絶縁膜２４
中にはＨも含まれる。
【００２７】次に、図１（ｃ）に示すように、よく知ら
れたプラズマＣＶＤ法により、低誘電率を有する膜厚約
５００ｎｍの多孔質シリコン含有絶縁膜からなる層間絶
縁膜２５を形成する。多孔質シリコン含有絶縁膜の形成
方法として、例えば、減圧熱ＣＶＤ法による成膜とプラ
ズマＣＶＤ法による成膜を繰り返して多層の薄膜からな
る層間絶縁膜を形成する方法、有機膜とＳｉＯ2膜とを
交互に積層した後、酸素プラズマによりアッシングして
有機物を除去する方法等がある。
【００２８】続いて、アッシングやエッチングの際の多
孔質シリコン含有絶縁膜２５の保護膜２９である薄くて
緻密度の高いＮＳＧ膜（不純物を含まないシリコン酸化
膜）或いはＳｉＯＣ含有絶縁膜を形成する。保護膜２９
がない場合、フォトレジスト膜２６をアッシングする
際、或いは多孔質シリコン含有絶縁膜２５の下のブロッ
ク絶縁膜２４をエッチングする際に処理ガスにより多孔
質シリコン含有絶縁膜２５が変質し、低誘電率特性が劣
化する恐れがある。場合により、保護膜２９を省略して
もよい。
【００２９】次いで、図１（ｄ）に示すように、フォト
レジスト膜２６を形成した後、パターニングし、ビアホ
ールを形成すべき領域にフォトレジスト膜２６の開口部
２６ａを形成する。続いて、ＣＦ4＋ＣＨＦ3系の混合ガ
スやＣ4Ｆ8系のガスをプラズマ化したものを用いた反応
性イオンエッチング（ＲＩＥ）によりフォトレジスト膜
２６の開口部２６ａを通して層間絶縁膜２５をエッチン
グし、除去する。これにより、開口部２５ａが形成され
てブロック絶縁膜２４が表出する。このとき、上記層間
絶縁膜２５のエッチングガスに対してブロック絶縁膜２
４はエッチング耐性を有する。従って、銅配線２３がエ
ッチングガスによる悪影響を受けない。なお、濃度調整
のために、ＣＦ4＋ＣＨＦ3系の混合ガスやＣＦ8系のガ
スにＡｒ＋Ｏ2等を加えてもよい。
【００３０】次に、図２（ａ）に示すように、層間絶縁
膜２５のエッチングに用いたガスと組成比を変えたＣＦ
4＋ＣＨＦ3系の混合ガスをプラズマ化したものを用いた
反応性イオンエッチング（ＲＩＥ）により、フォトレジ
ストの開口部２６ａ及び層間絶縁膜２５の開口部２５ａ
を通してブロック絶縁膜２４をエッチングし、開口部２
４ａを形成する。これにより、ビアホール２７が形成さ
れてその底部に銅配線２３が表出する。このとき、上記
ブロック絶縁膜２４のエッチングガスに対して銅配線２
３はエッチング耐性を有する。従って、銅配線２３がエ
ッチングガスによる悪影響を受けない。なお、銅配線の
表面は酸化されるが、レジスト膜２６のアッシング工程
を経てブロック絶縁膜のエッチング工程の後に還元性ガ
ス、例えばＮＨ3や、アルゴン、窒素等の不活性ガスで
希釈した水素のプラズマに曝して除去する。
【００３１】次いで、フォトレジスト膜２６を除去した
後、図２（ｂ）に示すように、ビアホール２７内に導電
膜、例えば窒化タンタル（ＴａＮ）等のバリア金属膜と
スパッタ法により形成した銅膜とからなる下地膜を敷
き、続いてこの導電膜上、ビアホール２７内に銅膜を埋
め込む。次いで、導電膜を通して下部配線２３と接続す
るように銅又はアルミニウムからなる上部配線２８を形
成する。
【００３２】以上により、層間絶縁膜２５及びブロック
絶縁膜２４のビアホール２７を通して下部配線２３と接
続する上部配線２８の形成が完了する。以上のように、
この発明の実施の形態によれば、シリコン（Ｓｉ）、酸
素（Ｏ）、炭素（Ｃ）及び水素（Ｈ）だけを含むシリコ
ン化合物を成膜ガスとしてプラズマ化し、反応させて、
下部配線２３と層間絶縁膜２５の間にＳｉ，Ｏ，Ｃ，Ｈ
を含有するブロック絶縁膜２４を形成している。
【００３３】シリコン（Ｓｉ）、酸素（Ｏ）、炭素
（Ｃ）及び水素（Ｈ）だけを含むシリコン化合物を用
い、酸化剤を用いていないので、ブロック絶縁膜２４を
形成するときに、下部配線２３が酸化するのを防止する
ことができる。また、層間絶縁膜２５を形成するときに
は下部配線２３はすでにブロック絶縁膜２４により被覆
されているので、酸化剤を用いても、下部配線２３が酸
化するのを防止することができる。
【００３４】ところで、低誘電率を有する層間絶縁膜２
５は一般に多孔質であり、外部から水分等が層間絶縁膜
２５を通して下部配線２３まで侵入し易いが、下部配線
２３と低誘電率を有する層間絶縁膜２５との間にブロッ
ク絶縁膜２４を形成した場合、外部から水分等が層間絶
縁膜２５を通して侵入してきてもブロック絶縁膜２４に
よって阻止され、下部配線２３まで到達しない。これに
より、下部配線２３の腐食を防止することができる。ま
た、ブロック絶縁膜２４を間に挟むことにより銅の拡散
を防止して層間絶縁膜２５を挟む配線２３、２８間のリ
ーク電流を低減し、かつ、ブロック絶縁膜２４を含む層
間絶縁膜２５全体の誘電率を低減することができる。
【００３５】さらに、層間絶縁膜２５及びブロック絶縁
膜２４に下部配線２３に到達するビアホール２７を形成
する場合、まず、上部の層間絶縁膜２５のみをエッチン
グしてブロック絶縁膜２４でエッチングを止め、続い
て、ブロック絶縁膜２４をエッチングする。このように
すれば、下部配線２３へのイオン衝撃を最小限にして下
部配線２３のエッチングを抑制することができる。
【００３６】例えば、緻密性の高い膜は、平行平板型の
プラズマ成膜装置を用い、かつ低周波数のＡＣ電源８及
び高周波数のＲＦ電源７をそれぞれ下部電極３及び上部
電極２に接続し、低周波数の印加電力を高周波数の印加
電力よりも高くすることにより形成することができる。
なお、上記では、シリコン（Ｓｉ）、酸素（Ｏ）、炭素
（Ｃ）及び水素（Ｈ）だけを含むシリコン化合物として
ＨＭＤＳを用いているが、上記した他のシリコン化合物
を用いることも可能である。
【００３７】また、上記シリコン化合物に不活性ガス
（Ｎ2，Ａｒ，Ｈｅ）、水素ガス、及びＣｘＨｙガスの
うち少なくとも何れか一を加えた成膜ガスを用いてもよ
い。 （第２の実施の形態）図３は、本発明の第２の実施の形
態に係る半導体装置及びその製造方法を示す断面図であ
る。
【００３８】図１及び図２に示す第１の実施の形態と異
なるところは、ブロック絶縁膜３１が２層の副ブロック
絶縁膜３１ａ及び主ブロック絶縁膜３１ｂとなっている
ことである。以下に、主ブロック絶縁膜３１ｂ及び副ブ
ロック絶縁膜３１ａとからなる２層のブロック絶縁膜３
１の形成方法について説明する。このような構造とする
理由は、銅配線２３と接する副ブロック絶縁膜３１ａの
成膜ガスとして酸素を含まないものを用いて銅配線２３
表面の酸化を完全に防止するためであり、かつ銅の拡散
をより完全に防止するためである。
【００３９】まず、図３（ａ）に示すように、下地絶縁
膜２２上に銅配線２３を形成する。続いて、プラズマＣ
ＶＤ法により銅配線２３上に２層のブロック絶縁膜３１
を形成する。即ち、ＣＨ4を流量５０sccmで図１４に示
すプラズマ成膜装置のチャンバ１内に導入し、５秒間保
持する。これにより、銅配線２３を被覆して膜厚１０ｎ
ｍのＣ，Ｈを含有する絶縁膜からなる副ブロック絶縁膜
３１ａを形成する。
【００４０】次いで、ヘキサメチルジシロキサン（ＨＭ
ＤＳ）を流量８０sccmで同じくチャンバ１内に導入し、
圧力を１Torrに保持する。次いで、上部電極２に周波数
13.56ＭＨｚの電力５０Ｗを印加し、下部電極３に周波
数３８０ＫＨｚの電力２００Ｗを印加する。これによ
り、ヘキサメチルジシロキサンがプラズマ化する。この
状態を所定時間保持して、膜厚約５０ｎｍのＳｉ，Ｏ，
Ｃ，Ｈを含有する絶縁膜からなる主ブロック絶縁膜３１
ｂを形成する。調査によれば、成膜された２層のブロッ
ク絶縁膜３１は、比誘電率が３．２であり、リーク電流
が１ＭＶ／ｃｍで１０-10Ａ／ｃｍ2台であった。また、
主ブロック絶縁膜３１ｂの組成はＨの他に、Ｓｉ：Ｏ：
Ｃ＝１：１：１であった。
【００４１】以上のように、この発明の第２の実施の形
態によれば、第１の実施の形態と異なり、Ｃ，Ｈを含有
する副ブロック絶縁膜３１ａとＳｉ，Ｏ，Ｃ，Ｈを含有
する主ブロック絶縁膜３１ｂとからなる２層のブロック
絶縁膜３１を形成している。特に、主ブロック絶縁膜３
１ｂの下に、比誘電率が高いとされているが、緻密性の
高い絶縁膜、Ｃ，Ｈを含む絶縁膜を薄く形成して副ブロ
ック絶縁膜３１ａとし、ブロック絶縁膜３１を２層とす
ることにより、緻密性の高い絶縁膜を用いた場合でも、
リーク電流を低減しつつ、ブロック絶縁膜３１を含む層
間絶縁膜２５全体の誘電率を低減することができる。
【００４２】また、銅配線２３と接する副ブロック絶縁
膜３１ａの成膜ガスとして酸素を含まないＣＨ4を用い
ているので、銅配線２３表面の酸化を完全に防止するこ
とができ、かつ銅の拡散をより完全に防止することがで
きる。また、副ブロック絶縁膜３１ａとしてＣ，Ｈを含
有するものを用いているが、Ｓｉ，Ｃを含有するものを
用いてもよい。この場合、第１の実施の形態で説明し
た、モノメチルシラン（SiH3(CH3)）、ジメチルシラン
（SiH2(CH3)2）、トリメチルシラン（SiH(CH3)3）、テ
トラメチルシラン（Si(CH3)4）をプラズマ化して、反応
させることにより形成することができる。また、Ｓｉｘ
ＨｙとＣｘＨｙの混合ガスをプラズマ化して、反応させ
ることにより形成することができる。
【００４３】このように、上記と同様に、銅配線と接す
る副ブロック絶縁膜の成膜ガスとして酸素を含まないも
のを用いることにより、銅配線の表面の酸化を完全に防
止することができ、かつ銅の拡散をより完全に防止する
ことができる。 （第３の実施の形態）図４、図５は、本発明の第３の実
施の形態に係る半導体装置の製造方法により形成された
ブロック絶縁膜の特性を調査した結果を示すグラフであ
る。図６は、上記調査に用いた試料の構造を示す断面図
である。
【００４４】調査に用いた試料を以下のようにして作成
する。即ち、図６に示すように、成膜ガスとしてＣＨ4
とＨＭＤＳを用いたプラズマＣＶＤ法によりＳｉＯＣＨ
膜からなるブロック絶縁膜３３をｐ型シリコン基板３２
上に形成する。ブロック絶縁膜３３の成膜条件は以下の
通りである。 ブロック絶縁膜 成膜ガス（流量）：ＣＨ4(0,50,100,2
00,400,600 sccm)＋ＨＭＤＳ(50sccm) プラズマ化条件：ガス圧力＝１Torr 高周波電力(13.56MHz)ＰHF＝０Ｗ 低周波電力(380KHz)ＰLF＝150Ｗ 基板加熱温度：４００℃ さらに、ブロック絶縁膜３３に接触させる電極面積０．
０２３８ｃｍ2を有する水銀プローブ３４をブロック絶
縁膜３３表面に接触させる。
【００４５】比誘電率を測定する場合は、直流バイアス
に１ＭＨｚの高周波の信号を重畳したＣ−Ｖ測定法を用
い、屈折率を測定する場合は、エリプソメータで波長が
６３２８オングストロームのＨｅ−Ｎｅレーザを用い
る。また、リーク電流を測定する場合、シリコン基板３
２を接地するとともに、水銀プローブ３４に負の電圧を
印加する。
【００４６】比誘電率及び屈折率を測定した結果を図４
に示す。図４の左側の縦軸は線形目盛で表した比誘電率
を示し、右側の縦軸は線形目盛で表した屈折率を示す。
横軸は線形目盛で表したＣＨ4の流量（cc／min，sccm）
を示す。図４に示すように、比誘電率はＣＨ4の流量０s
ccmのとき凡そ３．６、６００sccmのとき凡そ６であ
り、ＣＨ4の流量の増加とともに増加する。また、屈折
率も同様な傾向を有し、ＣＨ4の流量０sccmのとき凡そ
１．６５、６００sccmのとき凡そ２．１５である。
【００４７】また、リーク電流を測定した結果を図５に
示す。図５の縦軸は対数目盛で表したリーク電流（Ａ／
ｃｍ2）を示し、横軸は線形目盛で表したブロック絶縁
膜３３にかかる電界（ＭＶ／ｃｍ）を示す。なお、横軸
の負の符号は水銀プローブ３４に負の電位を加えること
を表している。図５に示すように、リーク電流はＣＨ4
の流量が少なくなるにつれて減少する。実用的には３Ｍ
Ｖ／ｃｍで１０-3 Ａ／ｃｍ2以下が好ましい。
【００４８】（第４の実施の形態）本願発明者は、上で
説明したブロック膜の膜質について、更に調査を進め
た。この調査結果について以下で説明する。 ブロック絶縁膜への銅の拡散について ブロック絶縁膜は、銅配線と層間絶縁膜との間に形成さ
れるものであるため、銅配線中のＣｕ（銅）が層間絶縁
膜に拡散するのを防ぐ機能を有するのが好ましい。これ
は、Ｃｕ（銅）が層間絶縁膜中に拡散すると、その層間
絶縁膜のリーク電流が上昇し、層間絶縁膜が絶縁膜とし
ての機能を果たさなくなってしまうからである。
【００４９】そこで本願発明者は、図７に示すように、
銅配線３５上にブロック絶縁膜３６を形成し、該ブロッ
ク絶縁膜３６に下地の銅配線３５からどの程度Ｃｕ
（銅）が拡散するのかを調査した。この場合のブロック
絶縁膜３６の成膜条件は、次の（条件Ａ）の通りであ
る。 （条件Ａ） 成膜ガス（流量）：ＣＨ4(200sccm)＋ＨＭＤＳ(50sccm) プラズマ化条件：ガス圧力＝１Torr 高周波電力(13.56MHz)ＰHF＝100Ｗ 低周波電力(380KHz)ＰLF＝200Ｗ 基板加熱温度：３７５℃ 堆積膜厚：１００ｎｍ ウエハサイズ：８インチ なお、高周波電力(13.56MHz)は上部電極２（図１４参
照）に印加されるものであり、低周波電力(380KHz)ＰLF
は下部電極３に印加されるものである。また、上記の成
膜ガスに、圧力調整用の不活性ガスを添加しても良い。
この場合の不活性ガスとしては、Ｈｅ、Ａｒ、及びＮ2
等がある。
【００５０】この（条件Ａ）で成膜した直後におけるブ
ロック絶縁膜３６へのＣｕ（銅）の拡散状況を図８に示
す。図８は、ＳＩＭＳ（Secondary Ion Mass Spectr
ometry）での測定結果を示すグラフであり、横軸は、ブ
ロック絶縁膜３６の表面からの深さを線形目盛で表すも
のである。そして、左側の縦軸は、ブロック絶縁膜３６
の膜中におけるＣｕ（銅）の濃度（atoms/cc）を対数目
盛で表すものである。なお、同図においては、参考のた
めに、Ｓｉ（シリコン）とＣ（炭素）の二次イオン強度
を示してある。同図の右側の縦軸は、この二次イオン強
度をcts/sec（１秒当たりのカウント数）で対数目盛で
表したものである。
【００５１】図８より分かるように、深さが２０〜８０
ｎｍのところでは、銅配線３５からブロック絶縁膜３６
へのＣｕ（銅）の拡散は殆ど見られない。また、図９
は、同じく成膜直後におけるブロック絶縁膜３６のリー
ク電流の特性を示すグラフである。このリーク電流の測
定は、図７に示されるブロック絶縁膜３６上に極板面積
が０．０２２６７ｃｍ2の水銀プローブ（図示せず）を
接触させ、該水銀プローブに負の電位を加え、銅配線３
５を接地して行った。この場合のブロック絶縁膜３６の
成膜条件は、次の（条件Ｂ）の通りである。 （条件Ｂ） 成膜ガス（流量）：ＣＨ4(0、100、150、200、400sccm)
＋ＨＭＤＳ(50sccm) プラズマ化条件：ガス圧力＝１Torr 高周波電力(13.56MHz)ＰHF＝100Ｗ 低周波電力(380KHz)ＰLF＝200Ｗ 基板加熱温度：３７５℃ 堆積膜厚：１００ｎｍ ウエハサイズ：８インチこれより分かるように、（条件
Ｂ）では、ＣＨ4の流量を様々に変化させている。
【００５２】そして、図９から分かるように、図７のよ
うに銅配線３５上にブロック絶縁膜３６を形成しても、
ブロック絶縁膜３６のリーク電流が際立って大きくなる
ことは無い。ところで、成膜直後においてはこのように
良好な結果が得られたが、熱工程を経るとブロック絶縁
膜３６の膜中にＣｕ（銅）が拡散してしまう場合が考え
られる。
【００５３】この点を確認するために、本願発明者は、
上の（条件Ａ）に従って成膜されたブロック膜２６を大
気圧のＮ2雰囲気中で５００℃で４時間アニールし、Ｃ
ｕ（銅）がどの程度ブロック絶縁膜３６の膜中に拡散す
るのかを調査した。この調査結果を図１０に示す。図１
０は、図８と同様に、ＳＩＭＳ（Secondary Ion Mass
Spectrometry）での測定結果を示すグラフである。な
お、図１０においては、参考のために、Ｓｉ（シリコ
ン）、及びＣ（炭素）の二次イオン強度も併記してあ
る。図１０の右側の縦軸は、この二次イオン強度（cts/
sec）を対数目盛で示すものである。
【００５４】図１０では、図８に比べ、膜中にＣｕ
（銅）僅かに拡散しているのが示されている。このＣｕ
（銅）について、本願発明者は、銅配線３５（図７参
照）中のＣｕ（銅）がアニールによりブロック絶縁膜３
６に拡散したものではなく、銅配線３５中のＣｕ（銅）
がＳＩＭＳの際のＯ（酸素）イオンにより直接スパッタ
されて検出されたものだと考えている。
【００５５】また、図１１は、上の（条件Ｂ）で成膜さ
れたブロック絶縁膜３６を、上のように大気圧のＮ2雰
囲気中で５００℃で４時間アニールした場合のリーク電
流の特性を示すグラフである。図１１から分かるよう
に、ブロック絶縁膜３６のリーク電流は、アニール前
（図９参照）と殆ど同じ特性を示している。これは、ア
ニールを行っても、ブロック絶縁膜３６の膜中にＣｕ
（銅）が拡散しないことを示すものである。
【００５６】ところで、ブロック絶縁膜３６の膜中にＣ
ｕ（銅）が拡散しないためには、ブロック絶縁膜３６が
膜中に空孔を有しない緻密な膜であることが必要であ
る。この点と上の測定結果より判断されるのは、上の条
件で成膜したブロック絶縁膜３６が緻密な膜であるとい
うことである。本願発明者は、緻密なブロック絶縁膜３
６を成膜する条件として、次の点を見出した。
【００５７】（Ｘ）上部電極２と下部電極３（図１４参
照）の電極間隔を狭める。 （Ｙ）上部電極２に印加する電力、又は下部電極３に印
加する電力を強くする。 これら（Ｘ）と（Ｙ）のいずれか一方、又は両方を満足
するような条件で成膜すると、上下の電極間に生成され
る電位勾配のついた領域（シース領域）の全領域に対す
る割合が大きくなる。このうようになると、成膜ガス中
のＨＭＤＳとＣＨ4の分解が促進されるので、成膜され
る膜中にＣＨ3等のメチル基が含まれ難くなる。このこ
とは、成膜された膜が空孔の少ない緻密な膜であるとい
うことに他ならない。
【００５８】本願発明者は、上記（Ｘ）及び（Ｙ）を満
足する条件のうち、特に好適な条件として次のような条
件を見出した。 （Ｘ’）上部電極２と下部電極３（図１４参照）の電極
間隔を２５ｍｍ以下にする。 （Ｙ’）ウエハサイズが８インチ（面積１００πｃ
ｍ2）の場合、上部電極２に印加する電力、又は下部電
極３に印加する電力を２００Ｗ以上にする。これは、ウ
エハに単位面積あたり２/π（Ｗ/ｃｍ2）（＝２００Ｗ/
（１００πｃｍ2））以上の電力が印加されることを意
味する。
【００５９】ブロック絶縁膜の誘電率について ところで、ブロック絶縁膜は、緻密性が高いだけでな
く、配線のＲＣディレイを少なくするために低誘電率で
あるのが好ましい。そこで本願発明者は、上の条件
（Ｘ）のように電極（上部電極２、下部電極３）に印加
される電力を強くした場合に、ブロック絶縁膜の比誘電
率がどの程度になるのかを調査した。この調査結果にお
けるブロック絶縁膜の成膜条件は、次の（条件Ｃ）の通
りである。 （条件Ｃ） 成膜ガス（流量）：ＣＨ4(200sccm)＋ＨＭＤＳ(50sccm) プラズマ化条件：ガス圧力＝１Torr 高周波電力(13.56MHz)ＰHF＝100Ｗ 低周波電力(380KHz)ＰLF＝100Ｗ、150Ｗ、200Ｗ、300Ｗ 基板加熱温度：３７５℃ 堆積膜厚：５００ｎｍ ウエハサイズ：８インチ なお、高周波電力(13.56MHz)は上部電極２（図１４参
照）に印加されるものであり、低周波電力(380KHz)ＰLF
は下部電極３に印加されるものである。
【００６０】この（条件Ｃ）より分かるように、この調
査では、低周波電力(380KHz)ＰLFを変化させている。こ
の調査結果を図１２に示す。図１２に示されるように、
低周波電力(380KHz)ＰLFを大きくしても膜の誘電率が殆
ど変化しない。このことは、膜が緻密であるにも関わら
ず、膜の誘電率が低くならないことを意味する。これ
は、ＨＭＤＳ中のＳｉ（シリコン）がシロキサン結合
（Ｓｉ−Ｏ−Ｓｉ）の形で既にＯ（酸素）と結合してい
るので、リーク電流が小さくなるためである。従って、
本実施形態ではＨＭＤＳを用いたが、シロキサン結合を
有する化合物であれば上記と同様の結果が得られると考
えられる。このような化合物としては、第１の実施の形
態で挙げたＯＭＣＴＳの他に、ＴＭＣＴＳ（テトラメチ
ルシクロテトラシロキサン）がある。このＴＭＣＴＳの
化学式は次の通りである。
【００６１】
【化２】
【００６２】ブロック絶縁膜のリーク電流について において、低周波電力(380KHz)ＰLFを大きくしても膜
の誘電率が殆ど変化しないことが確認されたので、膜の
リーク電流も変化しないことが期待される。この点を確
認するために、本願発明者は、上の（条件Ｃ）で成膜し
たブロック絶縁膜のリーク電流について調査した。この
結果を図１３に示す。
【００６３】図１３に示すように、低周波電力(380KHz)
ＰLFを大きくすると、膜のリーク電流が僅かに大きくな
るが、顕著に大きくなることは無い。以上、実施の形態
によりこの発明を詳細に説明したが、この発明の範囲は
上記実施の形態に具体的に示した例に限られるものでは
なく、この発明の要旨を逸脱しない範囲の上記実施の形
態の変更はこの発明の範囲に含まれる。
【００６４】
【発明の効果】以上のように、本発明によれば、配線が
露出している被成膜基板上に層間絶縁膜を形成する半導
体装置の製造方法において、シリコン（Ｓｉ）、酸素
（Ｏ）、炭素（Ｃ）及び水素（Ｈ）を含むシリコン化合
物をプラズマ化して反応させ、配線と層間絶縁膜の間に
Ｓｉ，Ｏ，Ｃ，Ｈを含有するブロック絶縁膜を形成して
いる。
【００６５】シリコン（Ｓｉ）、酸素（Ｏ）、炭素
（Ｃ）及び水素（Ｈ）を含むシリコン化合物を成膜ガス
として用い、酸化剤を用いていないので、ブロック絶縁
膜を形成するときに、下部配線が酸化するのを防止する
ことができる。また、層間絶縁膜を形成するときには下
部配線はすでにブロック絶縁膜により被覆されているの
で、酸化剤を用いても、下部配線が酸化するのを防止す
ることができる。
【００６６】また、低誘電率を有する多孔質の層間絶縁
膜を用いた場合でも、下部配線と低誘電率を有する層間
絶縁膜との間にブロック絶縁膜を形成しているため、外
部から水分等の侵入を阻止することができ、これによ
り、下部配線の腐食を防止することができる。また、ブ
ロック絶縁膜を間に挟むことにより銅の拡散を防止して
層間絶縁膜を挟む配線間のリーク電流を低減し、かつ、
層間絶縁膜全体の誘電率を低減することができる。
【００６７】さらに、層間絶縁膜に下部配線に到達する
開口部を形成する場合、まず、上部の層間絶縁膜のみを
エッチングしてブロック絶縁膜でエッチングを止め、続
いて、ブロック絶縁膜をエッチングするようにすれば、
下部配線へのイオン衝撃を最小限にして下部配線のエッ
チングを抑制することができる。特に、ブロック絶縁膜
の下又は上に、比誘電率が高いとされているが、緻密性
の高い絶縁膜を薄く形成して副ブロック絶縁膜とし、ブ
ロック絶縁膜を２層とすることにより、緻密性の高い絶
縁膜を用いた場合でも、リーク電流を低減しつつ、層間
絶縁膜全体の誘電率を低減することができる。
【００６８】更に、上記シリコン化合物としてシロキサ
ン結合を有するものを用いると、誘電率の低いブロック
膜が成膜できる。この場合、平行平板型プラズマ成膜装
置の上部電極と下部電極との間隔を２５ｍｍ以下にする
と、誘電率が低く、且つ緻密なブロック膜が成膜でき
る。更にこの場合、２/π（Ｗ/ｃｍ2）以上の電力を被
成膜基板に印加しても、ＨＭＤＳの分解が促進されるの
で、緻密な膜を成膜できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である半導体装置及
びその製造方法について示す断面図（その１）である。
【図２】本発明の第１の実施の形態である半導体装置及
びその製造方法について示す断面図（その２）である。
【図３】本発明の第２の実施の形態である半導体装置及
びその製造方法について示す断面図である。
【図４】本発明の第３の実施の形態であるブロック絶縁
膜の比誘電率及び屈折率の特性を示すグラフである。
【図５】本発明の第３の実施の形態であるブロック絶縁
膜のリーク電流の特性を示すグラフである。
【図６】本発明の第３の実施の形態であるブロック絶縁
膜の特性調査に用いた試料の構成を示す断面図である。
【図７】本発明の第４の実施の形態であるブロック絶縁
膜の特性調査に用いた試料の構成を示す断面図である。
【図８】本発明の第４の実施の形態である成膜直後のブ
ロック絶縁膜へのＣｕ（銅）の拡散状況を示すグラフで
ある。
【図９】本発明の第４の実施の形態である成膜直後にお
けるブロック絶縁膜３６のリーク電流の特性を示すグラ
フである。
【図１０】本発明の第４の実施の形態であるアニール後
のブロック絶縁膜へのＣｕ（銅）の拡散状況を示すグラ
フである。
【図１１】本発明の第４の実施の形態であるアニール後
のブロック絶縁膜３６のリーク電流の特性を示すグラフ
である。
【図１２】本発明の第４の実施の形態であるブロック絶
縁膜の比誘電率及び屈折率の特性を示すグラフである。
【図１３】本発明の第４の実施の形態であるブロック絶
縁膜のリーク電流の特性を示すグラフである。
【図１４】本発明の実施の形態である半導体装置の製造
方法に用いられるプラズマ成膜装置の構成を示す側面図
である。
【符号の説明】
１ チャンバ ２ 上部電極 ３ 下部電極 ４ 排気配管 ５ バルブ ６ 排気装置 ７ ＲＦ電源 ８ ＡＣ電源 ９ａ 配管 ９ｂ〜９ｈ 分岐配管 １０ａ〜１０ｐ 開閉手段 １１ａ〜１１ｇ 流量調整手段 １２ ヒータ ２１ 被成膜基板 ２２ 下地絶縁膜 ２３ 銅配線（下部配線） ２４，３１，３３ ブロック絶縁膜 ２５ 層間絶縁膜 ２６ フォトレジスト膜 ２７ ビアホール ２８ 上部配線 ３１ａ，３３ａ 副ブロック絶縁膜 ３１ｂ，３３ｂ 主ブロック絶縁膜 ３２ シリコン基板 ３４ 水銀プローブ １０１Ａ 成膜部 １０１Ｂ 成膜ガス供給部 ３５ 銅配線 ３６ ブロック絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/90 Ａ (72)発明者 山本 陽一 東京都港区三田３−11−28 キヤノン販売 株式会社内 (72)発明者 小竹 勇一郎 東京都港区三田３−11−28 キヤノン販売 株式会社内 (72)発明者 猪鹿倉 博志 東京都港区三田３−11−28 キヤノン販売 株式会社内 (72)発明者 大河原 昭司 東京都港区三田３−11−28 キヤノン販売 株式会社内 (72)発明者 塩谷 喜美 東京都港区港南２−13−29 株式会社半導 体プロセス研究所内 (72)発明者 大平 浩一 東京都港区港南２−13−29 株式会社半導 体プロセス研究所内 (72)発明者 前田 和夫 東京都港区港南２−13−29 株式会社半導 体プロセス研究所内 Ｆターム(参考） 5F033 HH08 HH11 HH32 JJ01 JJ08 JJ11 JJ32 KK11 MM05 MM13 NN06 NN07 PP15 QQ00 QQ09 QQ13 QQ37 QQ92 QQ94 RR04 RR21 RR29 SS03 SS04 SS15 TT04 WW01 WW07 XX18 XX20 XX24 5F045 AA08 AB32 AC01 AC07 AC08 AC15 AC16 AC17 BB16 CB05 DP03 EH01 EH11 EH14 EH17 HA13 5F058 BA20 BB05 BC02 BC04 BD01 BD04 BD06 BF07 BF22 BF26 BJ02

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 配線が露出している被成膜基板上に層間
    絶縁膜を形成する半導体装置の製造方法において、シリ
    コン（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）及び水素（Ｈ）
    を含むシリコン化合物を成膜ガスとしてプラズマ化し、
    反応させて、前記配線と前記層間絶縁膜の間に、前記Ｓ
    ｉ，Ｏ，Ｃ，Ｈを含有するブロック絶縁膜を形成するこ
    とを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記シリコン化合物は、アルキル基及び
    アルコキシル基のうち少なくとも何れか一を含むことを
    特徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記成膜ガスは、前記シリコン化合物に
    不活性ガス、水素ガス、及びＣｘＨｙガスのうち少なく
    とも何れか一を加えたものであることを特徴とする請求
    項１又は２記載の半導体装置の製造方法。
  4. 【請求項４】 前記Ｓｉ，Ｏ，Ｃ，Ｈを含有するブロッ
    ク絶縁膜を形成する前に、前記配線を被覆してＣｘＨｙ
    を成膜ガスとしてプラズマ化し、反応させ、前記Ｃ，Ｈ
    を含有する副ブロック絶縁膜を形成することを特徴とす
    る請求項１乃至３の何れか一に記載の半導体装置の製造
    方法。
  5. 【請求項５】 前記Ｓｉ，Ｏ，Ｃ，Ｈを含有するブロッ
    ク絶縁膜を形成する前に、前記配線を被覆してＳｉ，Ｃ
    を含有する副ブロック絶縁膜を形成することを特徴とす
    る請求項１乃至３の何れか一に記載の半導体装置の製造
    方法。
  6. 【請求項６】 前記Ｓｉ，Ｃを含有する副ブロック絶縁
    膜を、モノメチルシラン（SiH3(CH3)）、ジメチルシラ
    ン（SiH2(CH3)2）、トリメチルシラン（SiH(CH3)3）及
    びテトラメチルシラン（Si(CH3)4）のうち何れか一を成
    膜ガスとしてプラズマ化し、反応させることにより形成
    することを特徴とする請求項５記載の半導体装置の製造
    方法。
  7. 【請求項７】 前記Ｓｉ，Ｃを含有する副ブロック絶縁
    膜を、ＳｉｘＨｙガスとＣｘＨｙガスを含む成膜ガスを
    プラズマ化して反応させることにより形成することを特
    徴とする請求項５記載の半導体装置の製造方法。
  8. 【請求項８】 前記被成膜基板を保持する第１の電極と
    該第１の電極に対向する第２の電極とを用いるととも
    に、前記第１の電極に低い周波数の大きい電力を印加
    し、かつ前記第２の電極に高い周波数の小さい電力を印
    加して前記成膜ガスをプラズマ化し、反応させることに
    より、前記ブロック絶縁膜又は前記副ブロック絶縁膜を
    形成することを特徴とする請求項１乃至７の何れか一に
    記載の半導体装置の製造方法。
  9. 【請求項９】 前記シリコン化合物としてシロキサン結
    合を有する化合物を用いることを特徴とする請求項１に
    記載の半導体装置の製造方法。
  10. 【請求項１０】前記成膜ガスに更にＣＨ4を添加するこ
    とを特徴とする請求項９に記載の半導体装置の製造方
    法。
  11. 【請求項１１】 前記被成膜基板を保持する第１の電極
    と該第１の電極に対向する第２の電極とを用い、前記第
    １の電極又は前記第２の電極に交流電力を印加すること
    により前記プラズマ化を行い、前記第１の電極と前記第
    ２の電極との間隔を２５ｍｍ以下にすることを特徴とす
    る請求項９又は請求項１０に記載の半導体装置の製造方
    法。
  12. 【請求項１２】 前記被成膜基板を保持する第１の電極
    と該第１の電極に対向する第２の電極とを用い、前記第
    １の電極又は前記第２の電極に交流電力を印加すること
    により前記プラズマ化を行い、２/π（Ｗ/ｃｍ2）以上
    の電力を前記交流電力により前記被成膜基板に印加する
    ことを特徴とする請求項９又は請求項１０に記載の半導
    体装置の製造方法。
  13. 【請求項１３】 前記シロキサン結合を有する化合物
    は、ＨＭＤＳ（（CH 3）3Si-O-Si(CH3)3）、ＯＭＣＴＳ
    （（Si（CH3）2）4）、ＴＭＣＴＳ（SiH（CH3））4O4）
    のうちのいずれか一であることを特徴とする請求項９乃
    至１２に記載の半導体装置の製造方法。
  14. 【請求項１４】 前記成膜ガスに更に不活性ガスを添加
    したことを特徴とする請求項９乃至１３に記載の半導体
    装置の製造方法。
  15. 【請求項１５】 前記層間絶縁膜は、多孔質シリコン含
    有絶縁膜であることを特徴とする請求項１乃至１４の何
    れか一に記載の半導体装置の製造方法。
  16. 【請求項１６】 前記配線は、銅（Ｃｕ）から成ること
    を特徴とする請求項１乃至１５の何れか一に記載の半導
    体装置の製造方法。
  17. 【請求項１７】 請求項１乃至１６の何れか一の半導体
    装置の製造方法により、前記被成膜基板上に前記ブロッ
    ク絶縁膜及び層間絶縁膜が形成されたことを特徴とする
    半導体装置。
JP2000264225A 2000-02-28 2000-08-31 半導体装置及びその製造方法 Expired - Fee Related JP3419745B2 (ja)

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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001326279A (ja) * 2000-05-18 2001-11-22 Canon Sales Co Inc 半導体装置及びその製造方法
JP2003152076A (ja) * 2001-11-14 2003-05-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003234346A (ja) * 2001-12-06 2003-08-22 Canon Sales Co Inc 半導体装置の製造方法
JP2003282566A (ja) * 2002-01-15 2003-10-03 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2004534373A (ja) * 2000-08-02 2004-11-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 多相低誘電率材料およびその堆積方法
JP2005513766A (ja) * 2001-12-14 2005-05-12 アプライド　マテリアルズ　インコーポレイテッド ダマシン適用において誘電体材料を堆積する方法
US7102236B2 (en) 2003-01-29 2006-09-05 Nec Electronics Corporation Carbon containing silicon oxide film having high ashing tolerance and adhesion
JP2007536733A (ja) * 2004-05-03 2007-12-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体デバイスにおけるレベル内またはレベル間誘電体としての超低誘電率材料を製造するための改良した方法およびこれによって作成される電子デバイス
JP2008506255A (ja) * 2004-07-06 2008-02-28 東京エレクトロン株式会社 Ｔｅｒａ層を化学処理するための処理システムおよび方法
JP2018012851A (ja) * 2016-07-19 2018-01-25 株式会社ユーテック プラズマｃｖｄ装置及び成膜方法
JP2021073369A (ja) * 2020-12-25 2021-05-13 アドバンストマテリアルテクノロジーズ株式会社 プラズマｃｖｄ装置及び成膜方法

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660656B2 (en) * 1998-02-11 2003-12-09 Applied Materials Inc. Plasma processes for depositing low dielectric constant films
US6054379A (en) 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6593247B1 (en) 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6287990B1 (en) 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
US6627532B1 (en) 1998-02-11 2003-09-30 Applied Materials, Inc. Method of decreasing the K value in SiOC layer deposited by chemical vapor deposition
US6303523B2 (en) * 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
JP3780189B2 (ja) * 2001-09-25 2006-05-31 富士通株式会社 半導体装置の製造方法及び半導体装置
US6838393B2 (en) * 2001-12-14 2005-01-04 Applied Materials, Inc. Method for producing semiconductor including forming a layer containing at least silicon carbide and forming a second layer containing at least silicon oxygen carbide
US6815373B2 (en) * 2002-04-16 2004-11-09 Applied Materials Inc. Use of cyclic siloxanes for hardness improvement of low k dielectric films
US7105460B2 (en) 2002-07-11 2006-09-12 Applied Materials Nitrogen-free dielectric anti-reflective coating and hardmask
JP4066332B2 (ja) 2002-10-10 2008-03-26 日本エー・エス・エム株式会社 シリコンカーバイド膜の製造方法
US6991959B2 (en) * 2002-10-10 2006-01-31 Asm Japan K.K. Method of manufacturing silicon carbide film
JP4034197B2 (ja) * 2003-01-31 2008-01-16 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6897163B2 (en) 2003-01-31 2005-05-24 Applied Materials, Inc. Method for depositing a low dielectric constant film
US7238393B2 (en) * 2003-02-13 2007-07-03 Asm Japan K.K. Method of forming silicon carbide films
US7011890B2 (en) * 2003-03-03 2006-03-14 Applied Materials Inc. Modulated/composited CVD low-k films with improved mechanical and electrical properties for nanoelectronic devices
US7208389B1 (en) 2003-03-31 2007-04-24 Novellus Systems, Inc. Method of porogen removal from porous low-k films using UV radiation
US20040253378A1 (en) * 2003-06-12 2004-12-16 Applied Materials, Inc. Stress reduction of SIOC low k film by addition of alkylenes to OMCTS based processes
US7138332B2 (en) * 2003-07-09 2006-11-21 Asm Japan K.K. Method of forming silicon carbide films
US20050037153A1 (en) * 2003-08-14 2005-02-17 Applied Materials, Inc. Stress reduction of sioc low k films
US6849561B1 (en) * 2003-08-18 2005-02-01 Asm Japan K.K. Method of forming low-k films
US7390537B1 (en) 2003-11-20 2008-06-24 Novellus Systems, Inc. Methods for producing low-k CDO films with low residual stress
US7341761B1 (en) 2004-03-11 2008-03-11 Novellus Systems, Inc. Methods for producing low-k CDO films
US7030041B2 (en) 2004-03-15 2006-04-18 Applied Materials Inc. Adhesion improvement for low k dielectrics
US7781351B1 (en) 2004-04-07 2010-08-24 Novellus Systems, Inc. Methods for producing low-k carbon doped oxide films with low residual stress
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
JP4903374B2 (ja) 2004-09-02 2012-03-28 ローム株式会社 半導体装置の製造方法
JP4903373B2 (ja) 2004-09-02 2012-03-28 ローム株式会社 半導体装置の製造方法
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US7790633B1 (en) 2004-10-26 2010-09-07 Novellus Systems, Inc. Sequential deposition/anneal film densification method
US7695765B1 (en) 2004-11-12 2010-04-13 Novellus Systems, Inc. Methods for producing low-stress carbon-doped oxide films with improved integration properties
KR101213035B1 (ko) 2005-01-12 2012-12-17 가부시키가이샤 트리케미컬 겐큐쇼 막 형성재료 및 막 형성방법
US7510982B1 (en) 2005-01-31 2009-03-31 Novellus Systems, Inc. Creation of porosity in low-k films by photo-disassociation of imbedded nanoparticles
US7166531B1 (en) 2005-01-31 2007-01-23 Novellus Systems, Inc. VLSI fabrication processes for introducing pores into dielectric materials
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8137465B1 (en) 2005-04-26 2012-03-20 Novellus Systems, Inc. Single-chamber sequential curing of semiconductor wafers
US8282768B1 (en) 2005-04-26 2012-10-09 Novellus Systems, Inc. Purging of porogen from UV cure chamber
JP2007059705A (ja) * 2005-08-25 2007-03-08 Seiko Epson Corp キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法
US7892985B1 (en) 2005-11-15 2011-02-22 Novellus Systems, Inc. Method for porogen removal and mechanical strength enhancement of low-k carbon doped silicon oxide using low thermal budget microwave curing
US8465991B2 (en) * 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US7851232B2 (en) * 2006-10-30 2010-12-14 Novellus Systems, Inc. UV treatment for carbon-containing low-k dielectric repair in semiconductor processing
US7906174B1 (en) 2006-12-07 2011-03-15 Novellus Systems, Inc. PECVD methods for producing ultra low-k dielectric films using UV treatment
US8242028B1 (en) 2007-04-03 2012-08-14 Novellus Systems, Inc. UV treatment of etch stop and hard mask films for selectivity and hermeticity enhancement
US7622162B1 (en) 2007-06-07 2009-11-24 Novellus Systems, Inc. UV treatment of STI films for increasing tensile stress
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
US7964442B2 (en) 2007-10-09 2011-06-21 Applied Materials, Inc. Methods to obtain low k dielectric barrier with superior etch resistivity
US8263502B2 (en) * 2008-08-13 2012-09-11 Synos Technology, Inc. Forming substrate structure by filling recesses with deposition material
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
KR101350020B1 (ko) * 2008-12-08 2014-01-13 후지쯔 가부시끼가이샤 반도체 장치의 제조방법
US9601624B2 (en) 2014-12-30 2017-03-21 Globalfoundries Inc SOI based FINFET with strained source-drain regions
DE102016214493A1 (de) * 2016-08-04 2018-02-08 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Passives elektrisches Bauteil mit Beschichtung zur Verbesserung der Belastbarkeit
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5314724A (en) * 1991-01-08 1994-05-24 Fujitsu Limited Process for forming silicon oxide film
EP0560617A3 (en) 1992-03-13 1993-11-24 Kawasaki Steel Co Method of manufacturing insulating film on semiconductor device and apparatus for carrying out the same
KR970007116B1 (ko) 1993-08-31 1997-05-02 삼성전자 주식회사 반도체장치의 절연층 형성방법 및 그 형성장치
US5494859A (en) 1994-02-04 1996-02-27 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
EP0759481A1 (en) 1995-06-23 1997-02-26 Novellus Systems, Inc. Method of depositing a stable fluorinated TEOS film
US6228751B1 (en) * 1995-09-08 2001-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JPH0987851A (ja) * 1995-09-21 1997-03-31 Canon Inc マイクロ波プラズマ処理装置及び処理方法
JP2973905B2 (ja) 1995-12-27 1999-11-08 日本電気株式会社 半導体装置の製造方法
JPH09237785A (ja) 1995-12-28 1997-09-09 Toshiba Corp 半導体装置およびその製造方法
JP2991657B2 (ja) 1996-04-05 1999-12-20 キヤノン販売株式会社 成膜方法
JPH1116904A (ja) * 1997-06-26 1999-01-22 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3726226B2 (ja) 1998-02-05 2005-12-14 日本エー・エス・エム株式会社 絶縁膜及びその製造方法
TW437017B (en) 1998-02-05 2001-05-28 Asm Japan Kk Silicone polymer insulation film on semiconductor substrate and method for formation thereof
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6068884A (en) * 1998-04-28 2000-05-30 Silcon Valley Group Thermal Systems, Llc Method of making low κ dielectric inorganic/organic hybrid films
US6159871A (en) 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
EP1054444A1 (en) 1999-05-19 2000-11-22 Applied Materials, Inc. Process for depositing a porous, low dielectric constant silicon oxide film

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001326279A (ja) * 2000-05-18 2001-11-22 Canon Sales Co Inc 半導体装置及びその製造方法
JP2004534373A (ja) * 2000-08-02 2004-11-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 多相低誘電率材料およびその堆積方法
JP2003152076A (ja) * 2001-11-14 2003-05-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003234346A (ja) * 2001-12-06 2003-08-22 Canon Sales Co Inc 半導体装置の製造方法
JP2005513766A (ja) * 2001-12-14 2005-05-12 アプライド　マテリアルズ　インコーポレイテッド ダマシン適用において誘電体材料を堆積する方法
JP2003282566A (ja) * 2002-01-15 2003-10-03 Tokyo Electron Ltd 成膜方法及び成膜装置
US7102236B2 (en) 2003-01-29 2006-09-05 Nec Electronics Corporation Carbon containing silicon oxide film having high ashing tolerance and adhesion
US7420279B2 (en) 2003-01-29 2008-09-02 Nec Electronics Corporation Carbon containing silicon oxide film having high ashing tolerance and adhesion
US7582970B2 (en) 2003-01-29 2009-09-01 Nec Electronics Corporation Carbon containing silicon oxide film having high ashing tolerance and adhesion
JP4756036B2 (ja) * 2004-05-03 2011-08-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 超低誘電率膜を製造するための方法、誘電材料、相互接続構造及び配線構造
JP2007536733A (ja) * 2004-05-03 2007-12-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体デバイスにおけるレベル内またはレベル間誘電体としての超低誘電率材料を製造するための改良した方法およびこれによって作成される電子デバイス
JP2008506255A (ja) * 2004-07-06 2008-02-28 東京エレクトロン株式会社 Ｔｅｒａ層を化学処理するための処理システムおよび方法
JP4842263B2 (ja) * 2004-07-06 2011-12-21 東京エレクトロン株式会社 Ｔｅｒａ層を化学処理するための処理システムおよび方法
KR101114615B1 (ko) * 2004-07-06 2012-03-05 도쿄엘렉트론가부시키가이샤 Ｔｅｒａ 층을 화학적으로 처리하는 처리 시스템 및 방법
JP2018012851A (ja) * 2016-07-19 2018-01-25 株式会社ユーテック プラズマｃｖｄ装置及び成膜方法
JP2021073369A (ja) * 2020-12-25 2021-05-13 アドバンストマテリアルテクノロジーズ株式会社 プラズマｃｖｄ装置及び成膜方法

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