JP7339032B2 - 基板処理方法および基板処理装置 - Google Patents

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Description

以下の開示は、基板処理方法および基板処理装置に関する。
従来より、半導体装置の製造工程において、シリンダホールやコンタクトホール等を形成する際にプラズマエッチングが利用されている。近年、高アスペクト比のコンタクトホール（ＨＡＲＣ（High Aspect Ratio Contact））等の形成において、ボーイング等の形状異常を抑制することが求められている。
たとえば、有機膜、シリコン含有膜、パターンマスクが下から順に積層された基板に対して、有機膜に凹部を形成した後、シリコン含有膜のスパッタにより凹部内壁面に保護膜を形成する手法が提案されている（特許文献１）。
特開２００９－４９１４１号公報
本開示は、エッチングにより基板に形成されるパターン形状を制御することができる技術を提供する。
本開示の一態様による基板処理装置および基板処理方法は、基板を提供する工程と、第１工程と、を含む。基板を提供する工程において、第１膜と、当該第１膜上に形成され、かつ、開口が形成された第２膜と、を有する基板を提供する。第１工程において、第１の処理ガスをプラズマ化して第２膜のスパッタリングと同時に第１膜をエッチングしつつ、第１膜の側壁に前記スパッタリングにより発生した生成物で保護膜を形成する。
本開示によれば、エッチングにより基板に形成されるパターン形状を制御することができる。
図１は、一実施形態に係る基板処理方法の流れの一例を示すフローチャートである。 図２は、一実施形態に係る基板処理方法により処理される積層構造の一例を説明するための図である。 図３は、一実施形態に係る基板処理方法の保護膜形成工程を説明するための図である。 図４は、一実施形態に係る基板処理方法のエッチング工程を説明するための図である。 図５Ａは、一実施形態に係る基板処理方法のマスク積層工程を説明するための図である。 図５Ｂは、一実施形態に係る基板処理方法のマスク積層工程をさらに説明するための図である。 図６Ａは、一実施形態に係る基板処理方法の閉塞物除去工程を説明するための図である。 図６Ｂは、一実施形態に係る基板処理方法の閉塞物除去工程をさらに説明するための図である。 図７Ａは、図１の処理の流れの一例を説明するための図である。 図７Ｂは、図１の処理の流れの他の例を説明するための図である。 図８は、一実施形態に係る基板処理方法のサイクル例１を示すフローチャートである。 図９は、一実施形態に係る基板処理方法のサイクル例２を示すフローチャートである。 図１０は、一実施形態に係る基板処理方法のサイクル例３を示すフローチャートである。 図１１は、一実施形態に係る基板処理方法のサイクルの組み合わせ例を示すフローチャートである。 図１２は、一実施形態に係る基板処理方法により得られる効果について説明するための図である。 図１３は、一実施形態に係る基板処理方法において、処理実行要否を判定する際に用いる条件について説明するための図である。 図１４は、一実施形態に係る基板処理方法を実現するための基板処理装置の構成の一例を示す図である。 図１５Ａは、半導体装置の製造工程において形成される積層構造について説明するための図である。 図１５Ｂは、半導体装置の製造工程において形成されるフォトレジストのパターンについて説明するための図である。 図１５Ｃは、半導体装置の製造工程において形成されるシリコン含有膜のパターンについて説明するための図である。 図１５Ｄは、半導体装置の製造工程において形成されるマスクパターンについて説明するための図である。
以下に、開示する実施形態について、図面に基づいて詳細に説明する。なお、本実施形態は限定的なものではない。また、各実施形態は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。
（半導体装置の製造工程において発生する形状異常の一例）
実施形態について説明する前に、半導体装置の製造工程において発生する形状異常について説明する。図１５Ａは、半導体装置の製造工程において形成される積層構造について説明するための図である。図１５Ｂ，図１５Ｃ，図１５Ｄはそれぞれ、半導体装置の製造工程において形成されるフォトレジストのパターン、シリコン含有膜のパターン、マスクパターンについて説明するための図である。
まず、図１５Ａに示すように、たとえば、絶縁膜１１の上に被エッチング膜である有機膜１２、シリコン含有膜１３およびフォトレジスト（ＰＲ）１４を積層する。図１５Ａの例では、絶縁膜１１はたとえばＳｉＯ２膜である。有機膜１２はたとえば炭素を主成分とする膜である。有機膜１２はたとえば、アモルファスカーボン膜（ＡＣＬ：Amorphous Carbon Layer）である。また、シリコン含有膜１３は、シリコンを主成分として含む無機膜である。シリコン含有膜１３はたとえば、ＳｉＯ２（二酸化シリコン）膜、ＳｉＮ（窒化シリコン）膜、ＳｉＯＮ（酸化窒化シリコン）膜、Ｐｏｌｙ－Ｓｉ（多結晶シリコン）膜、ＳｉＣＮ（炭窒化シリコン）膜である。シリコン含有膜１３は、リソグラフィ工程で反射防止膜（Ａｒｃ：Anti-Reflection Coating）として機能する材料で形成されてもよい。
図１５Ａに示す積層構造が形成された後、図１５Ｂに示すように、フォトリソグラフィによりフォトレジスト１４にパターンを形成する。フォトレジスト１４は、極端紫外線リソグラフィ（EUVL：Extreme Ultraviolet Lithography）を用いて加工されてもよい。次に、フォトレジスト１４のパターン上からＣＦ４等のエッチングガスをプラズマ化してエッチングを施す。フォトレジスト１４のパターンに沿ってシリコン含有膜１３が削られることで、図１５Ｃに示すパターンがシリコン含有膜１３に形成される。さらに、シリコン含有膜１３に形成されたパターン上から、Ｏ２ガス、Ｈ２ガス、Ｎ２ガス、またはＨ２ガスとＮ２ガスの混合ガス等をプラズマ化して有機膜１２をエッチングする。図１５Ｄに示すように有機膜１２に形成されたマスクパターンは、有機膜１２下の絶縁膜１１のエッチング時のマスクパターンとなる。
有機膜１２のエッチング中、有機膜１２は酸素ラジカルにより等方的にエッチングされ、図１５Ｄに示すように、マスクパターンの縦断面が横方向に広がるボーイング２０が形成される。ボーイング２０が形成されたマスクパターンを用いて絶縁膜１１をエッチングすると、有機膜１２の形状が絶縁膜１１に転写され、絶縁膜１１に形成されるホールの形状が悪化する。
（実施形態）
そこで、以下に説明する実施形態では、シリコン含有膜をハードマスクとして有機膜をエッチングする際に、シリコン含有膜のスパッタにより生じる生成物（堆積物）を有機膜の保護膜として利用する。第１の実施形態に係る基板処理方法では、保護膜を形成する領域を、たとえば有機膜に形成するパターンのうち少なくともアスペクト比５、たとえば、アスペクト比５～７程度の領域とする。また、第１の実施形態に係る基板処理方法では、複数の処理工程を組み合わせることにより、エッチングにより基板に形成されるパターンの形状を制御する。工程の１つにおいて、たとえば、スパッタにより生じるスパッタ生成物によるパターンの側壁保護を実現する。
一実施形態に係る基板処理方法は、基板上に絶縁膜３１、有機膜３２、シリコン含有膜３３が順番に積層された積層構造Ｓ（図２参照）に対して、絶縁膜３１をエッチングするためのパターンを有機膜３２に形成する。図２は、一実施形態に係る基板処理方法により処理される積層構造の一例を説明するための図である。
絶縁膜３１は、たとえば、ＳｉＯ２膜である。有機膜３２に形成されるパターンの上からエッチングを実行することで、絶縁膜３１に所定のパターンが形成される。絶縁膜３１に形成されるパターンは、半導体装置のシリンダホール、コンタクトホール等となる。
有機膜３２はたとえば、炭素を主成分とする膜である。有機膜３２はたとえば、アモルファスカーボン膜である。本実施形態にかかる基板処理方法は主として、有機膜３２に形成するパターンの形状を制御する。
シリコン含有膜３３はたとえば、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯＮ膜、Ｐｏｌｙ－Ｓｉ膜、ＳｉＣＮ膜である。シリコン含有膜３３は、リソグラフィ工程で反射防止膜として機能する材料で形成されてもよい。シリコン含有膜３３は、有機膜３２のエッチングの際に、ハードマスクとして機能する。シリコン含有膜３３には、所定のパターンが形成されている。以下、シリコン含有膜３３に形成されたパターンを「開口」と称するものとする。
一実施形態に係る基板処理方法は、下記（１）～（４）の工程を組み合わせることにより、有機膜３２に形成されるパターンを制御する。
（１）保護膜形成工程
（２）エッチング工程
（３）マスク積層工程
（４）閉塞物除去工程
（保護膜形成工程）
保護膜形成工程では、処理ガスをプラズマ化して、シリコン含有膜３３をスパッタしつつ有機膜３２をエッチングする。スパッタにより生じたシリコン含有膜３３のスパッタ生成物は、有機膜３２に形成される凹部の側壁に堆積し保護膜４０を形成する。保護膜形成工程で使用する処理ガスは、第１の処理ガスの一例である。また、保護膜形成工程は、第１工程の一例である。
図３は、一実施形態に係る基板処理方法の保護膜形成工程を説明するための図である。図２に示す積層構造Ｓに対して保護膜形成工程を実行したとする。保護膜形成工程では、たとえば水素（Ｈ２）を含む処理ガスをプラズマ化して積層構造Ｓをプラズマに曝露する。シリコン含有膜３３はＨ２のプラズマに曝露されることでスパッタされ、スパッタにより飛散したスパッタ生成物が有機膜３２の凹部側壁上に堆積する。このため、図３の積層構造Ｓはシリコン含有膜３３および有機膜３２の凹部側壁上に堆積した保護膜４０を含んでいる。保護膜形成工程では、処理ガスのプラズマによって、シリコン含有膜３３のスパッタリングによる保護膜４０の形成と、有機膜３２の凹部のエッチングと、が同時に進む。なお、処理ガスは、Ｈ２単独でもよく、Ｎ２（窒素）ガスとＨ２ガスとの混合ガスでもよい。
（エッチング工程）
図４は、一実施形態に係る基板処理方法のエッチング工程を説明するための図である。エッチング工程においては、処理ガスをプラズマ化して、シリコン含有膜３３をマスクとして有機膜３２を深さ方向にエッチングする。エッチング工程において使用する処理ガスは、第２の処理ガスの一例である。また、エッチング工程は、第２工程の一例である。有機膜３２のエッチングは、Ｏ２（酸素）ガスとＣＯＳ（硫化カルボニル）ガスの混合ガスを用いて実行する。なお、処理ガスに、Ｃｌ２（塩素）、ＨＢｒ（臭化水素）等を添加しても良い。処理ガスは、主として有機膜３２をエッチングするよう調製する。エッチング工程を実行することで、ハードマスクであるシリコン含有膜３３が徐々に除去され、シリコン含有膜３３の開口に応じた凹部が有機膜３２に形成され、徐々に凹部が深くなる。
（マスク積層工程）
マスク積層工程では、たとえば異方性成膜により、シリコン含有膜３３の膜厚を増加させる。マスク積層工程は、第３工程の一例である。図５Ａおよび図５Ｂは、一実施形態に係る基板処理方法のマスク積層工程を説明するための図である。図５Ａに示すように、保護膜形成工程の保護膜形成や、エッチング工程のエッチングを実行すると、シリコン含有膜３３の膜厚は徐々に減少していく。有機膜３２に形成するパターンのアスペクト比が高い場合、パターン底部が絶縁膜３１に達する前にハードマスクであるシリコン含有膜３３が消失する可能性がある。そこで、マスク積層工程は、シリコン含有膜３３上から第３の処理ガスのプラズマを用いて成膜を行う。成膜条件は異方性に設定する。すなわち、シリコン含有膜３３の頂部に主に成膜し、開口が閉塞しないように条件を設定する（図５Ｂ参照）。
マスク積層工程における第３の処理ガスとしては、たとえば、ＳｉＣｌ４またはＳｉＦ４等のハロゲン化ケイ素ガスと、アルゴン（Ａｒ）等の希ガスと、Ｏ２と、の混合ガスを用いることができる。第３の処理ガスをプラズマ化し、積層構造Ｓをプラズマに曝露する。成膜の手法は特に限定されず、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）、物理吸着（ＰＶＤ：Physical Vapor Deposition）、原子層堆積（ＡＬＤ：Atomic Layer Deposition）、ＤＣＳ（Direct Current Superposition）等を用いることができる。なお、マスク積層工程で形成する膜の組成は、シリコン含有膜３３と同一である必要はない。マスク積層工程で形成する膜はたとえば、シリコン含有膜３３と異なる組成のシリコン含有膜であってもよい。また、マスク積層工程で形成する膜は、有機膜３２と高選択比が取れる材料であればよく、シリコン含有膜でなくてもよい。
（閉塞物除去工程）
図６Ａおよび図６Ｂは、一実施形態に係る基板処理方法の閉塞物除去工程を説明するための図である。閉塞物除去工程では、フッ素（Ｆ）を含む処理ガスにより、保護膜形成工程、エッチング工程及びマスク積層工程のいずれかで生じた開口および／またはパターンの上部を閉塞する閉塞物を除去する。閉塞物除去工程で使用する処理ガスは、第４の処理ガスの一例である。また、閉塞物除去工程は、第４工程の一例である。図６Ａに示すように、パターンが積層構造Ｓ上に形成される過程で、開口の側壁にエッチングにより生じた生成物（図６Ａ（１）のＤ）が付着して開口が徐々に閉塞される場合がある。または、マスク積層において生成物（図６Ａ（２）のＤ’）が水平方向にも成長し、開口やパターン上部が徐々に閉塞される場合がある。そこで、閉塞物除去工程では、開口やパターンを閉塞する閉塞物（生成物）をフッ素含有ガスのプラズマにより除去する。生成物Ｄまたは生成物Ｄ’の一部を除去することで、シリコン含有膜３３の開口寸法が回復し（図６Ｂ（１）および（２））、後続する工程（たとえばエッチング工程）において処理ガスをパターン底部まで行き渡らせることができる。なお、閉塞物除去工程において使用する処理ガスは、たとえば、ＣＨＦ３、ＣＦ４等のフッ素含有ガスと、Ｎ２ガスまたはアルゴン（Ａｒ）ガス等の希ガスと、の混合ガスであってよい。
続いて、図１および図７Ａを用いて、一実施形態に係る基板処理方法について説明する。図１は、一実施形態に係る基板処理方法の流れの一例を示すフローチャートである。図７Ａは、図１の処理の流れの一例を説明するための図である。
まず、積層構造Ｓを準備する（ステップＳ１００、図７Ａの（１））。次に、積層構造Ｓが条件Ａを満足するか否かを判定する（ステップＳ１０１）。条件Ａはたとえば、有機膜３２上のシリコン含有膜３３の膜厚が所定値以上であることである。通常、１回目のサイクルでは積層構造Ｓは条件Ａを満足するため（ステップＳ１０１、Ｙｅｓ）、マスク積層工程を実行することなく、ステップＳ１０３に進む。他方、２回目以降のサイクルにおいて、条件Ａを満足しないと判定した場合（ステップＳ１０１、Ｎｏ）、マスク積層工程を実行する（ステップＳ１０２）。
ステップＳ１０３では、積層構造Ｓが条件Ｂを満足するか否かを判定する。条件Ｂはたとえば、有機膜３２に形成されたパターンのアスペクト比が所定値αに達していることである。所定値αはたとえば、５である。またたとえば、条件Ｂは、有機膜３２に形成されたパターンに保護膜４０（図３参照）が形成されていることである。
条件Ｂを満足しないと判定した場合（ステップＳ１０３、Ｎｏ）、保護膜形成工程を実行する（ステップＳ１０４、図７Ａの（２））。たとえば、有機膜３２にパターンが形成されていない状態のときは、条件Ｂを満足していないと判定する。保護膜形成工程の実行により、有機膜３２のエッチングが進行すると同時に、シリコン含有膜３３のスパッタにより生じたシリコン含有膜３３のスパッタ生成物が有機膜３２に形成されるパターン（凹部）の側壁に堆積し保護膜４０を形成する。ステップＳ１０４が終了すると、ステップＳ１０１に戻って処理を繰り返す。この際、保護膜形成工程の実行によりシリコン含有膜３３の膜厚が減少し、条件Ａを満足しないと判定した場合（ステップＳＳ１０１、Ｎｏ）、マスク積層工程を実行する（ステップＳ１０２）。
他方、条件Ｂを満足すると判定した場合（ステップＳ１０３、Ｙｅｓ）、ステップＳ１０５に進む。たとえば、有機膜３２に形成されたパターンのアスペクト比が６の場合は、条件Ｂを満足すると判定する。またたとえば、保護膜形成工程を数回実行することで有機膜３２に形成されたパターンのアスペクト比が５に達しているときは条件Ｂを満足すると判定する。条件Ｂを満足すると判定した場合、ステップＳ１０５に進む。
なお、一実施形態では、一度条件Ｂを満足すると、その後の工程において保護膜を形成しなくてもよい。この場合、一度ステップＳ１０５に進んだ後は、再度のステップＳ１０３の判定はＹＥＳとなる。ただし、ステップＳ１０６を繰り返し実行することにより、保護膜４０が削られ、条件Ｂを満足しなくなった場合（ステップＳ１０３、Ｎｏ）、保護膜形成工程を実行してもよい（ステップＳ１０４）。
ステップＳ１０５では、積層構造Ｓが条件Ｃを満足するか否かを判定する。条件Ｃはたとえば、シリコン含有膜３３の開口寸法が所定寸法以上であることである。条件Ｃを満足しないと判定した場合（ステップＳ１０５、Ｎｏ）、閉塞物除去工程を実行する（ステップＳ１０６）。ステップＳ１０６が終了すると、ステップＳ１０１に戻って処理を繰り返す。他方、条件Ｃを満足すると判定した場合（ステップＳ１０５、Ｙｅｓ）、次のステップＳ１０７に進む。
ステップＳ１０７では、積層構造Ｓが条件Ｄを満足するか否かを判定する。条件Ｄはたとえば、有機膜３２に形成されたパターンのアスペクト比がαとは異なる所定値β以上であることである。所定値βはたとえば、２０～３０である。条件Ｄを満足しないと判定した場合（ステップＳ１０７、Ｎｏ）、エッチング工程を実行する（ステップＳ１０８、図７Ａの（３））。ステップＳ１０８が終了すると、ステップＳ１０１に戻って処理を繰り返す。この際、ステップＳ１０４およびステップＳ１０８の実行によりシリコン含有膜３３の膜厚が減少し、条件Ａを満足しないと判定する場合がある（ステップＳ１０１、Ｎｏ）。この場合、マスク積層工程を実行する（ステップＳ１０２、図７Ａの（４））。また、ステップＳ１０２およびステップＳ１０８の実行によりシリコン含有膜３３の開口寸法が減少し、条件Ｃを満足しないと判定する場合がある（ステップＳ１０６、Ｎｏ）。この場合、閉塞物除去工程を実行する（ステップＳ１０６、図７Ａの（５））。
以上の処理を繰り返し実行することにより、最終的に、ステップＳ１０７において、条件Ｄを満足すると判定した場合（ステップＳ１０７、Ｙｅｓ）、処理を終了する。
図７Ｂは、図１の処理の流れの他の例を説明するための図である。図７Ｂの（１）においては、積層構造Ｓのシリコン含有膜３３がかなり削られているが、条件Ａの所定値未満にはなっていないとする（ステップＳ１０１、Ｙｅｓ）。また、マスクパターンのアスペクト比が所定値β未満であるとする（ステップＳ１０７、Ｎｏ）。このため、エッチング工程を実行してマスクパターンをエッチングする（ステップＳ１０８）。エッチングの結果、シリコン含有膜３３が削られて膜厚が所定値未満になったとする（ステップＳ１０１、Ｎｏ）。このためマスク積層工程を実行してマスクを積層する（図７Ｂの（２））。条件Ａ～Ｄを満足する状態になると、積層構造Ｓの処理は終了する。
このように、図１に示す基板処理方法によれば、積層構造Ｓの処理後の状態にあわせて次に実行する工程が選択される。このため、各工程の実行要否を判定する条件Ａ～Ｄを適宜設定して保護膜形成工程、エッチング工程、マスク積層工程および閉塞物除去工程を選択的に実行することにより、積層構造Ｓの状態に適合した処理を実行することができる。なお、条件Ａ～Ｄを満足するか否かの判断は、予め条件Ａ～Ｄを満足するまでに実行する各工程の回数や各工程に適用する処理条件を設定することで実行する。たとえば、各工程の実行回数に基づき、条件Ａ～Ｄを満足するか否かを判定すればよい。
なお、図１の例においては、保護膜形成工程、エッチング工程、マスク積層工程および閉塞物除去工程の実行要否を条件Ａ～Ｄに応じて判定した後、各工程を実行するものとした。ただし、本実施形態に係る基板処理方法の流れは図１に示す流れに限定されない。たとえば、保護膜形成工程、エッチング工程、マスク積層工程および閉塞物除去工程のうち、組み合わせる工程、組み合わせた工程を実行する順序および回数を予め設定しておいてもよい。たとえば、保護膜形成工程、エッチング工程、マスク積層工程および閉塞物除去工程を組み合わせたサイクルを予め設定し、各サイクルを予め定めた回数実行してもよい。
図８は、一実施形態に係る基板処理方法のサイクル例１を示すフローチャートである。サイクル例１は、保護膜形成工程（ステップＳ６１）とマスク積層工程（ステップＳ６２）とを含む。サイクル例１は、まず、保護膜形成工程により有機膜３２の側壁上に保護膜を形成する。その後、マスク積層工程により、保護膜形成工程のスパッタリングにより減少したハードマスク（シリコン含有膜３３）のマスク高を回復させる。なお、図８～図１０中、「Ｐｒｅ－Ｃ」は前のサイクルを示し、「Ｐｏｓｔ－Ｃ」は後続するサイクルを示す。
図９は、一実施形態に係る基板処理方法のサイクル例２を示すフローチャートである。サイクル例２は、エッチング工程（ステップＳ７１）と閉塞物除去工程（ステップＳ７２）とを含む。サイクル例２は、まず、有機膜３２のエッチングにより有機膜３２のパターンを形成する。その後、エッチング工程により開口の側壁やパターン上部の側壁に堆積した生成物を、閉塞物除去工程により除去する。
図１０は、一実施形態に係る基板処理方法のサイクル例３を示すフローチャートである。サイクル例３は、マスク積層工程（ステップＳ８１）と、エッチング工程（ステップＳ８２）と、閉塞物除去工程（ステップＳ８３）と、を含む。サイクル例３は、まず、減少したハードマスク（シリコン含有膜３３）のマスク高を回復させる。その後、有機膜３２のパターンを深さ方向にエッチングする。そして、エッチングにより開口の側壁やパターン上部の側壁に堆積した生成物を除去する。
有機膜３２に形成されるパターンの深さに応じて、サイクル例１～３を組み合わせることで、パターンの形状を制御できる。たとえば、有機膜３２がまだエッチングされていない段階で、サイクル例１を実行する。すると、有機膜３２のボーイングを抑制して有機膜３２をエッチングしながら、シリコン含有膜３３のスパッタ生成物で保護膜を形成できる。さらに、スパッタリングにより消失したシリコン含有膜３３の頂部をマスク積層工程により補強できる。次に、有機膜３２のエッチングが進んだ段階たとえばボーイングが発生しやすい領域に到達した段階で、サイクル例２を実行する。すると、ボーイングが発生しやすいシリコン含有膜３３直下は保護膜４０により保護されているため、有機膜３２のボーイングを抑制しつつエッチングを進めることができる。さらに、開口の側壁やパターン上部の側壁に堆積するエッチング生成物は、閉塞物除去工程により除去できる。有機膜３２のエッチングがさらに進行すると、再びハードマスクが減少するため、サイクル例３を実行する。サイクル例３により、ハードマスクを積層した上でエッチングを進め、かつ、パターン頂部の開口の閉塞を抑制できる。
このように、保護膜形成工程、エッチング工程、マスク積層工程および閉塞物除去工程を組み合わせたサイクルを、積層構造Ｓに形成されるパターンの状態、たとえば、パターンの深さに合わせて組み合わせることにより、パターンの形状を制御できる。
図１１は、一実施形態に係る基板処理方法のサイクルの組み合わせ例を示すフローチャートである。図１１の例では、上記サイクル例１を所定回数たとえば５回実行した後、サイクル例２を所定回数たとえば３回、サイクル例３を所定回数たとえば４回実行する。また、サイクル例３の処理条件を変更する。たとえば４回のサイクル例３を実行しそのうち、最初の３回と最後の１回との間で変更する。
まず、処理を開始すると、サイクル例１を実行する（ステップＳ９０１）。そしてサイクル例１を所定回数実行したか判定する（ステップＳ９０２）。所定回数実行していないと判定した場合（ステップＳ９０２、Ｎｏ）、ステップＳ９０１に戻ってサイクル例１を繰り返す。他方、所定回数実行したと判定した場合（ステップＳ９０２、Ｙｅｓ）、ステップＳ９０３に進んでサイクル例２を実行する。そして、サイクル例２を所定回数実行したか判定する（ステップＳ９０４）。所定回数実行していないと判定した場合（ステップＳ９０４、Ｎｏ）、ステップＳ９０３に戻ってサイクル例２を繰り返す。他方、所定回数実行したと判定した場合（ステップＳ９０４、Ｙｅｓ）、ステップＳ９０５に進んでサイクル例３を実行する。ここで、ステップＳ９０５のサイクル例３は処理条件１により実行する。たとえば、処理条件１では、マスク積層工程の処理時間を１０秒とする。次に、処理条件１に基づくサイクル例３を所定回数実行したか判定する（ステップＳ９０６）。所定回数実行していないと判定した場合（ステップＳ９０６、Ｎｏ）、ステップＳ９０５に戻ってサイクル例３を繰り返す。他方、所定回数実行したと判定した場合（ステップＳ９０６、Ｙｅｓ）、ステップＳ９０７に進んでサイクル例３を実行する。ステップＳ９０７のサイクル例３は処理条件２により実行する。たとえば、処理条件２では、マスク積層工程の処理時間を２０秒とする。そして、処理条件２によるサイクル例３を所定回数実行したか判定する（ステップＳ９０８）。所定回数実行していないと判定した場合（ステップＳ９０８、Ｎｏ）、ステップＳ９０７に戻ってサイクル例３を繰り返す。他方、所定回数実行したと判定した場合（ステップＳ９０８、Ｙｅｓ）、処理を終了する。
このように、実施形態に係る基板処理方法は、積層構造Ｓに形成されたパターンの処理状態たとえば、エッチングの進行状態に応じて、実行する工程および処理条件を変更する。また、複数工程をまとめたサイクルを繰り返し実行することで、処理を単純化する。
（検証結果）
図１２は、一実施形態に係る基板処理方法により得られる効果について説明するための図である。図１２中、（Ａ）は、有機膜３２上のシリコン含有膜３３にパターンが形成された状態を示す（図２に対応）。（Ａ）においては、絶縁膜３１、有機膜３２、シリコン含有膜３３の位置を矢印で表示している。また、（Ｂ）は、（Ａ）に示す積層構造に対して保護膜（図３の４０）を形成せず、エッチング工程を実行した場合の被処理体（比較例）の状態を示す。また、（Ｃ）は、（Ａ）に示す積層構造に対して上記実施形態に係る基板処理方法により有機膜のパターンを形成した場合の被処理体（実施例）の状態を示す。
被処理体は各々、絶縁膜３１（被エッチング膜）と、絶縁膜３１上に形成された有機膜３２（マスク）と、有機膜３２上に形成されたシリコン含有膜３３（ハードマスク）と、を含むよう形成された。その後、図１２の（Ａ）に示すようにシリコン含有膜３３に開口を形成した。（Ａ）においては、エッチングの影響により有機膜３２も若干削られている。
まず、比較例（Ｂ）においては、Ｏ２ガスとＣＯＳガスの混合ガスを流量２５０／５０の割合でチャンバ内に供給し、シリコン含有膜３３をハードマスクとして有機膜３２をエッチングした。チャンバ内は２０ｍＴｏｒｒ、上部電極および下部電極の電圧は１４００Ｗおよび５００Ｗに設定した。また、上部電極および下部電極の周波数はそれぞれ２７ＭＨｚ、１３ＭＨｚとした。また、チャンバの上部、側壁、下部の温度（Ｔ／Ｗ／Ｂ）はそれぞれ１２０℃、１００℃、１０℃に設定した。また、３００秒を１回のエッチング工程として、エッチング工程を１回実行した。
実施例（Ｃ）においては、図１１に示した組み合わせでサイクル例１～３を実行した。具体的には、サイクル例１は５回、サイクル例２は３回、サイクル例３は閉塞物除去工程の処理時間１０秒を３回、マスク積層工程の処理時間２０秒を１回、この順番に実行した。
保護膜形成工程、エッチング工程、マスク積層工程および閉塞物除去工程各々の処理条件は以下の通りである。
保護膜形成工程：
チャンバ内圧力：２０ｍＴｏｒｒ
上部電極および下部電極の電圧０Ｗ＋９００Ｗ
Ｈ２ガス流量：２５０ｓｃｃｍ
チャンバ内温度：Ｔ／Ｗ／Ｂ＝１２０℃／１００℃／１０℃
処理時間：１２０秒
エッチング工程：
チャンバ内圧力：２０ｍＴｏｒｒ
処理ガス流量：Ｏ２／ＣＯ２／＝２５０ｓｃｃｍ／５０ｓｃｃｍ
チャンバ内温度：Ｔ／Ｗ／Ｂ＝１２０℃／１００℃／１０℃
処理時間：１００秒
マスク積層工程：
チャンバ内圧力：２０ｍＴｏｒｒ
上部電極および下部電極の電圧：８００Ｗ＋０Ｗ
処理ガス流量：Ａｒ／Ｏ２／ＳｉＣｌ４＝５００ｓｃｃｍ／１００ｓｃｃｍ／２０ｓｃｃｍ
チャンバ内温度：Ｔ／Ｗ／Ｂ＝１２０℃／１００℃／１０℃
閉塞物除去工程：
チャンバ内圧力：３０ｍＴｏｒｒ
上部電極および下部電極の電圧：３００Ｗ＋１４０Ｗ
処理ガス流量：ＣＨＦ３／ＣＦ４／Ｎ２＝３００ｓｃｃｍ／１００ｓｃｃｍ／１５０ｓｃｃｍ
チャンバ内温度Ｔ／Ｗ／Ｂ＝１２０℃／１００℃／１０℃
処理時間：３０秒
比較例の処理により、図１２の（Ｂ）に示す被処理体が得られた。図１２の（Ｂ）から分かるように、比較例においては、有機膜３２の上部においてボーイングが発生している（点線矩形で表示している箇所）。このため、有機膜３２に形成されたパターンは全体として上から下に向けて先細る形状となり、パターン底部で開口寸法がやや狭くなっている（約７８ｎｍ）。なおパターンの縦方向寸法は約２５００ｎｍである。
これに対して、実施例（図１２の（Ｃ））では、まず、サイクル例１により保護膜４０を形成し、（Ｃ）の左側に示すパターンを有機膜３２の上部に形成した（図１２の（Ｃ）左側の図を参照。）。アスペクト比が約５となった後、サイクル例２，３を実行して有機膜３２のパターンを完成させた（図１２の（Ｃ）右側の図を参照）。
図１２の（Ｃ）から分かるように、実施例においては、有機膜３２の上部においてほとんどボーイングが発生していないため、横方向の広がりは比較例と比較すると大幅に減少している（点線矩形で表示している箇所）。具体的には、比較例では約１７０ｎｍであったボーイングの横方向寸法が実施例では約１０５ｎｍに改善された。また、有機膜３２に形成されたパターンは全体として上から下に向けてのテーパが抑制され、パターン底部での開口寸法は比較例と比較すると改善されている（約８７ｎｍ）。
なお、上記実施形態の保護膜形成工程においては、処理ガスとして水素（Ｈ２）ガスを使用した。ただし、水素ガス以外の処理ガスであっても保護膜形成の進行速度がエッチングの進行後にボーイングが発生する速度よりも早ければ、保護膜形成工程において処理ガスとして使用可能である。
（保護膜を形成する領域の一例）
発明者らは、また、保護膜形成工程の実行要否判定に用いる条件について検討した。図１３は、一実施形態に係る基板処理方法において、処理実行要否を判定する際に用いる条件について説明するための図である。図１３を参照し、保護膜形成工程の実行要否判定の条件Ｂについて説明する。
図１３に示す６つのパターン（Ａ）～（Ｆ）は、それぞれ以下の状態の一例を示す。
（Ａ）積層構造Ｓのシリコン含有膜３３にパターンが形成された直後の状態１
（Ｂ）状態１のパターンに対して、保護膜形成工程を３０秒間実行した後の状態２
（Ｃ）状態２のパターンに対して、エッチング工程を３００秒間実行した後の状態３
（Ｄ）状態１のパターンに対して、保護膜形成工程を１２０秒間実行した後の状態４
（Ｅ）状態４のパターンに対して、エッチング工程を３００秒間実行した後の状態５
（Ｆ）状態１のパターンに対して、保護膜形成工程を６００秒間実行した後の状態６
なお、図１３の例において、保護膜形成工程およびエッチング工程の処理条件は以下の通りである。
保護膜形成工程：
チャンバ内圧力：２０ｍＴｏｒｒ
上部電極および下部電極の電圧：０Ｗ＋９００Ｗ
処理ガス流量：Ｈ２＝２５０
チャンバ内温度Ｔ／Ｗ／Ｂ＝１２０℃／１００℃／１０℃
エッチング工程：
チャンバ内圧力：２０ｍＴｏｒｒ
上部電極および下部電極の電圧：１４００Ｗ＋５００Ｗ
処理ガス流量：Ｏ２／ＣＯ２＝２５０ｓｃｃｍ／５０ｓｃｃｍ
チャンバ内温度Ｔ／Ｗ／Ｂ＝１２０℃／１００℃／１０℃
図１３の（Ａ）に示す状態１において、積層構造Ｓのシリコン含有膜３３には上部から下部に向けて先細りする開口が形成されている。図１３の例に示すシリコン含有膜３３の膜厚は約２１５ナノメートルである。かかる積層構造Ｓに対して、上記処理条件において保護膜形成工程を３０秒間実行すると、（Ｂ）に示すように、有機膜３２がエッチングされるとともに、エッチングにより形成された開口の側壁に保護膜４０が形成される。
状態２の積層構造Ｓに対してエッチング工程を３００秒間実行すると、状態２の有機膜３２に形成された開口部分の直下から横方向に広がるボーイングが発生し、（Ｃ）に示す形状に有機膜３２が削られる。状態３において、有機膜３２に形成された開口は、保護膜４０が形成された位置（図１３中、Ａ１で示す箇所）ではボーイングが発生せず、保護膜４０の直下からボーイングが発生している。
保護膜形成工程の処理時間を３０秒から１２０秒まで延長すると、有機膜３２に形成される開口の深さが増し、これに伴って、保護膜４０が形成される領域が深さ方向に広くなる（図１３の（Ｄ））。（Ｄ）に示す状態４では、保護膜４０は、有機膜３２の頂部から約１３０ナノメートルの深さまで形成されている（図１３中、Ａ２で示す箇所を参照）。状態４の積層構造Ｓに対して、上記処理条件でエッチング工程を３００秒間実行すると、（Ｅ）に示すように、ボーイングが発生する位置は（Ｃ）の例よりも下方に移動し、ボーイングの発生量は減少している。このように、保護膜４０を形成することで、ボーイングの位置および発生量を制御できることが分かる。しかし、（Ｅ）の例では、エッチング工程の結果、マスクの役割を果たすシリコン含有膜３３が削られるとともに、頂部に付着する堆積物によって開口が閉塞している。
また、（Ｆ）に示すように、状態１の積層構造Ｓに上記処理条件で保護膜形成工程を６００秒間実行すると、有機膜３２に形成される保護膜４０は開口中約３８０ナノメートルの深さに達する。しかし、保護膜形成工程の処理時間が長くなるとともに、シリコン含有膜３３が削られる量も増加する。（Ｆ）に示す例では、シリコン含有膜３３のマスク部分は厚み方向に削られるとともに形状が歪み表面が荒れた状態となっている。
このように、有機膜３２に形成するパターンのアスペクト比が大きい場合、保護膜形成工程およびエッチング工程を繰り返し実行するだけでは、シリコン含有膜３３のマスクパターンの消失および開口閉塞の問題が生じる。他方、本発明者らは、上記実験等の結果、有機膜３２に形成するパターンがたとえば、直径１００ナノメートル、深さ２０００～３０００ナノメートル程度の大きさの場合、開口上部に保護膜を形成することでボーイングを有効に抑制できるとの知見を得た。たとえば、直径１００ナノメートルの開口の場合、頂部から約５００ナノメートル程度の領域に保護膜４０を形成することでボーイングを大幅に低減できた。また、アスペクト比６．７程度の領域に保護膜４０を形成することでボーイングを大幅に低減できた。このことから、発明者らは、アスペクト比５～７程度まで保護膜４０を形成することでパターン形状を改善できると結論した。
（基板処理装置の構成例）
図１４は、一実施形態にかかる基板処理装置１００の概略構成を示す断面図である。基板処理装置１００は、金属製（例えばアルミニウム製）の筒状（例えば円筒状）に形成された処理室（チャンバ）１０２を備える。
処理室１０２の底部には、ウエハＷを載置するための載置台１１０が設けられている。載置台１１０は、アルミニウムなどで略柱状（例えば円柱状）に成形されている。なお、図示はしないが、載置台１１０にはウエハＷを静電気力により吸着保持する静電チャック、ヒータや冷媒流路などの温度調整機構等、必要に応じて様々な機能を設けることができる。エッチング装置の場合、載置台１１０にはイオンをウエハＷに引き込むためのバイアス高周波が印加される。
処理室１０２の天井部には、例えば石英ガラスやセラミックなどで構成された板状誘電体１０４が載置台１１０に対向するように設けられている。具体的には板状誘電体１０４は例えば円板状に形成され、処理室１０２の天井部に形成された開口を塞ぐように気密に取り付けられている。
処理室１０２には、ウエハＷを処理するための処理ガスなどを供給するガス供給部１２０が設けられている。処理室１０２の側壁部にはガス導入口１２１が形成されており、ガス導入口１２１にはガス供給配管１２３を介してガス供給源１２２が接続されている。ガス供給配管１２３の途中には処理ガスの流量を制御する流量制御器例えばマスフローコントローラ（ＭＦＣ）１２４、開閉バルブ１２６が介在している。このようなガス供給部１２０によれば、ガス供給源１２２からの処理ガスは、マスフローコントローラ１２４により所定の流量に制御されて、ガス導入口１２１から処理室１０２内に供給される。
図１４では説明を簡単にするため、ガス供給部１２０を一系統のガスラインで表現しているが、ガス供給部１２０は単一のガス種の処理ガスを供給する場合に限られるものではなく、複数のガス種を処理ガスとして供給するものであってもよい。この場合には、複数のガス供給源を設けて複数系統のガスラインで構成し、各ガスラインにマスフローコントローラを設けてもよい。また、図１４ではガス供給部１２０を処理室１０２の側壁部からガスを供給するように構成した場合を例に挙げているが、必ずしもこれに限られるものではない。例えば処理室１０２の天井部からガスを供給するように構成してもよい。この場合には、例えば板状誘電体１０４の例えば中央部にガス導入口を形成し、そこからガスを供給するようにしてもよい。
このようなガス供給部１２０により処理室１０２内に供給する処理ガスとしては、例えば酸化膜のエッチングでは、ＣｌやＦなどを含むハロゲン系ガスが用いられる。具体的にはＳｉＯ２膜などのシリコン酸化膜をエッチングする場合には、ＣｘＦｙ、ＣＨＦ３ガスなどのフルオロカーボンガスが処理ガスとして用いられる。
処理室１０２の底部には、処理室１０２内の雰囲気を排出する排気部１３０が排気管１３２を介して接続されている。排気部１３０は例えば真空ポンプにより構成され、処理室１０２内を所定の圧力まで減圧し得るようになっている。処理室１０２の側壁部にはウエハ搬出入口１３４が形成され、ウエハ搬出入口１３４にはゲートバルブ１３６が設けられている。例えばウエハＷを搬入する際には、ゲートバルブ１３６を開いて図示しない搬送アームなどの搬送機構によってウエハＷを処理室１０２内の載置台１１０上に載置し、ゲートバルブ１３６を閉じてウエハＷの処理を行う。
処理室１０２の天井部には、板状誘電体１０４の上側面（外側面）に平面状の高周波アンテナ１４０と、高周波アンテナ１４０を覆うシールド部材１６０が配設されている。本実施形態における高周波アンテナ１４０は、大別すると板状誘電体１０４の中央部に配置された内側アンテナ素子１４２Ａと、その外周を囲むように配置された外側アンテナ素子１４２Ｂとで構成される。各アンテナ素子１４２Ａ，１４２Ｂはそれぞれ、例えば銅、アルミニウム、ステンレスなどの導体で構成された渦巻きコイル状に形成される。
本実施形態におけるシールド部材１６０は、内側アンテナ素子１４２Ａを囲むように各アンテナ素子１４２Ａ，１４２Ｂの間に設けられた筒状の内側シールド壁１６２Ａと、外側アンテナ素子１４２Ｂを囲むように設けられた筒状の外側シールド壁１６２Ｂとを備える。これにより、板状誘電体１０４の上側面は、内側シールド壁１６２Ａの内側の中央部（中央ゾーン）と、各シールド壁１６２Ａ，１６２Ｂの間の周縁部（周縁ゾーン）に分けられる。
内側アンテナ素子１４２Ａ上には、内側シールド壁１６２Ａの開口を塞ぐように円板状の内側シールド板１６４Ａが設けられている。外側アンテナ素子１４２Ｂ上には、各シールド壁１６２Ａ，１６２Ｂの間の開口を塞ぐようにドーナツ板状の外側シールド板１６４Ｂが設けられている。
なお、シールド部材１６０の形状は、円筒状に限られるものではない。シールド部材１６０の形状を例えば角筒状など他の形状にしてもよいが、処理室１０２の形状に合わせることが好ましい。ここでは、例えば処理室１０２を略円筒状としているので、それに合わせてシールド部材１６０も略円筒状に形成している。
各アンテナ素子１４２Ａ，１４２Ｂにはそれぞれ、高周波電源１５０Ａ，１５０Ｂが別々に接続されている。これにより、各アンテナ素子１４２Ａ，１４２Ｂには同じ周波数又は異なる周波数の高周波を印加できる。例えば内側アンテナ素子１４２Ａに高周波電源１５０Ａから所定の周波数（例えば４０ＭＨｚ）の高周波を所定のパワーで供給すると、処理室１０２内に誘導磁界が形成される。形成された誘導磁界によって、処理室１０２内に導入された処理ガスが励起され、ウエハＷ上の中央部にドーナツ型のプラズマが生成される。
また、外側アンテナ素子１４２Ｂに高周波電源１５０Ｂから所定の周波数（例えば６０ＭＨｚ）の高周波を所定のパワーで供給すると、処理室１０２内に誘導磁界が形成される。形成された誘導磁界によって、処理室１０２内に導入された処理ガスが励起され、ウエハＷ上の周縁部に別のドーナツ型のプラズマが生成される。
これらのプラズマによって、アッシング処理、エッチング処理、成膜処理などウエハに対する所定のプラズマ処理が実行される。各高周波電源１５０Ａ，１５０Ｂから出力される高周波は、上述した周波数に限られるものではない。例えば１３．５６ＭＨｚ，２７ＭＨｚ，４０ＭＨｚ，６０ＭＨｚなど様々な周波数の高周波を供給できる。但し、高周波電源１５０Ａ，１５０Ｂから出力される高周波に応じて各アンテナ素子１４２Ａ，１４２Ｂの電気的長さを調整する必要がある。
基板処理装置１００には、制御部（全体制御装置）２００が接続されており、この制御部２００によって基板処理装置１００の各部が制御されるようになっている。また、制御部２００には、オペレータが基板処理装置１００を管理するためにコマンドの入力操作等を行うキーボードや、基板処理装置１００の稼働状況を可視化して表示するディスプレイ等からなる操作部２１０が接続されている。
さらに、制御部２００には、基板処理装置１００で実行される各種処理を制御部２００の制御にて実現するためのプログラムやプログラムを実行するために必要なレシピデータなどが記憶された記憶部２２０が接続されている。
記憶部２２０には、例えばウエハＷのプロセス処理を実行させるための複数のプロセス処理レシピの他、処理室１０２内のクリーニング処理などの処理を行うためのレシピなどが記憶されている。これらのレシピは、基板処理装置１００の各部を制御する制御パラメータ、設定パラメータなどの複数のパラメータ値をまとめたものである。例えばプロセス処理レシピは、例えば処理ガスの流量比、処理室１０２内の圧力、各アンテナ素子１４２Ａ，１４２Ｂに印加する高周波の周波数やパワーなどのパラメータ値を有する。
なお、これらのレシピはハードディスクや半導体メモリに記憶されていてもよく、またＣＤ－ＲＯＭ、ＤＶＤ等の可搬性のコンピュータにより読み取り可能な記憶媒体に収容された状態で記憶部２２０の所定位置にセットするようになっていてもよい。
制御部２００は、操作部２１０からの指示等に基づいて所望のプロセス処理レシピを記憶部２２０から読み出して各部を制御することで、基板処理装置１００での所望の処理を実行する。また、操作部２１０からの操作によりレシピを編集できるようになっている。
なお、ここでは一例としてＩＣＰ（Inductively Coupled Plasma）装置を示すが、基板処理装置１００は、ＣＣＰ（Capacitively Coupled Plasma）装置であってもよい。また、処理室１０２の天井部に設けられる高周波アンテナ１４０の他に、載置台１１０を構成する下部電極に高周波電力を供給し、プラズマを生成してもよい。
（実施形態の効果）
上記実施形態に係る基板処理方法は、基板を提供する工程と、第１工程と、を有する。基板を提供する工程において、第１膜と、当該第１膜上に形成され、かつ、開口が形成された第２膜と、を有する基板を提供する。第１工程において、第１の処理ガスをプラズマ化して第２膜のスパッタリングと同時に第１膜をエッチングしつつ、第１膜の側壁に前記スパッタリングにより発生した生成物で保護膜を形成する。実施形態に係る基板処理方法は、第２膜のスパッタリングによる保護膜形成と、第１膜のエッチングと、を並行して進行させることができる。このため、実施形態によれば、第１膜（有機膜）のボーイングを抑制しつつ、第１膜をエッチングできる。また、実施形態に係る基板処理方法によれば、ボーイングが発生しやすい箇所に保護膜を形成できるため、効果的にボーイングを抑制できる。第１工程はたとえば、第１膜に形成されるパターンのアスペクト比が少なくとも５になるまで実行してもよい。
また、上記実施形態に係る基板処理方法において、第２の処理ガスをプラズマ化して第２膜を介して第１膜をエッチングする第２工程をさらに含んでもよい。
また、上記実施形態に係る基板処理方法において、第３の処理ガスをプラズマ化して第２膜の頂部にシリコン含有膜を成膜する第３工程をさらに含んでもよい。このため、上記実施形態によれば、マスクとして機能する第２膜が減少した場合は、第３工程により第２膜を積層してエッチングを継続できる。このため、実施形態によれば、高アスペクト比のパターンを第１膜に形成することができる。
また、上記実施形態に係る基板処理方法において、第４の処理ガスをプラズマ化して、第１工程、第２工程および第３工程のいずれかで生じた開口および／またはパターン上部を閉塞する閉塞物を除去する、第４工程をさらに含んでもよい。このため、上記実施形態によれば、開口やパターン上部が堆積物により閉塞する可能性がある場合は、適宜第４工程を実行することで、開口閉塞を抑制しつつエッチングを実行できる。
また、上記実施形態に係る基板処理方法において、第２工程、第３工程および第４工程から選択される１以上の任意の工程を組み合わせた複数のサイクルを所定の順序および回数で実行してもよい。このため、上記実施形態によれば、エッチングの進行度合いに適合した工程を実行して、エッチングにより形成される形状を制御することができる。
また、上記実施形態に係る基板処理方法において、２０以上のアスペクト比を有するパターンを第１膜に形成してもよい。
また、上記実施形態に係る基板処理方法において、水素含有ガスである第１の処理ガスをプラズマ化して、反射防止膜である第２膜をスパッタリングしてもよい。
また、上記実施形態に係る基板処理方法において、第１膜を介して、酸化シリコン膜と酸化窒化シリコン膜の交互積層部をエッチングする工程をさらに含んでもよい。
また、上記実施形態に係る基板処理装置は、上記基板処理方法を実行するプログラムを記憶する記憶部と、当該プログラムを実行するよう制御する制御部と、を備える。このため、実施形態によれば、エッチングにより基板に形成されるパターン形状を制御することができる。
今回開示された実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の請求の範囲およびその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
３１ 絶縁膜
３２ 有機膜（被エッチング膜）
３３ シリコン含有膜
４０ 保護膜
１００ 基板処理装置
１０２ 処理室
１１０ 載置台
Ｓ 積層構造
Ｄ 生成物
Ｗ ウエハ

Claims (21)

  1. 第１膜と、当該第１膜上に形成され、かつ、開口が形成された第２膜と、を有する基板を提供する工程と、
    第１の処理ガスをプラズマ化して前記第２膜のスパッタリングと同時に前記第１膜をエッチングしつつ、前記第１膜の側壁に前記スパッタリングにより発生した生成物で保護膜を形成する第１工程と、
    前記第１の処理ガスと異なる第２の処理ガスをプラズマ化して前記第２膜を介して前記第１膜をエッチングする第２工程と、
    を備える基板処理方法。
  2. 前記第１工程を前記第１膜に形成されるパターンのアスペクト比が少なくとも５になるまで実行する、請求項１に記載の基板処理方法。
  3. 第１膜と、当該第１膜上に形成され、かつ、開口が形成された第２膜と、を有する基板を提供する工程と、
    第１の処理ガスをプラズマ化して前記第２膜のスパッタリングと同時に前記第１膜をエッチングしつつ、前記第１膜の側壁に前記スパッタリングにより発生した生成物で保護膜を形成する第１工程と、
    を備え、
    前記第１工程を前記第１膜に形成されるパターンのアスペクト比が５～７になるまで実行する、基板処理方法。
  4. 第２の処理ガスをプラズマ化して前記第２膜を介して前記第１膜をエッチングする第２工程をさらに含む、請求項３に記載の基板処理方法。
  5. 前記第２の処理ガスは、Ｏ２（酸素）ガスとＣＯＳ（硫化カルボニル）ガスの混合ガスである請求項１、２または４に記載の基板処理方法。
  6. 第３の処理ガスをプラズマ化して前記第２膜の頂部にシリコン含有膜を成膜する第３工程をさらに含む、請求項１から５のいずれか１項に記載の基板処理方法。
  7. 第４の処理ガスをプラズマ化して、前記開口および／または前記第１膜に形成されるパターン上部を閉塞する閉塞物を除去する、第４工程をさらに含む、請求項１から６のいずれか１項に記載の基板処理方法。
  8. 第１膜と、当該第１膜上に形成され、かつ、開口が形成された第２膜と、を有する基板を提供する工程と、
    第１の処理ガスをプラズマ化して前記第２膜のスパッタリングと同時に前記第１膜をエッチングしつつ、前記第１膜の側壁に前記スパッタリングにより発生した生成物で保護膜を形成する第１工程と、
    第３の処理ガスをプラズマ化して前記第２膜の頂部にシリコン含有膜を成膜する第３工程と、
    第４の処理ガスをプラズマ化して、前記第３工程で生じた前記開口および／または前記第１膜に形成されるパターン上部を閉塞する閉塞物を除去する、第４工程と、
    を備える基板処理方法。
  9. 前記第３の処理ガスは、ハロゲン化ケイ素ガスを含む請求項６または８に記載の基板処理方法。
  10. 前記第４の処理ガスは、フッ素を含む請求項７または８に記載の基板処理方法。
  11. 第２の処理ガスをプラズマ化して前記第２膜を介して前記第１膜をエッチングする第２工程と、
    第３の処理ガスをプラズマ化して前記第２膜の頂部にシリコン含有膜を成膜する第３工程と、
    第４の処理ガスをプラズマ化して、前記第１工程、前記第２工程および前記第３工程のいずれかで生じた前記開口および／または前記第１膜に形成されるパターン上部を閉塞する閉塞物を除去する、第４工程と、
    から選択される１以上の任意の工程を組み合わせた複数のサイクルを所定の順序および回数で実行する、請求項２に記載の基板処理方法。
  12. 前記第２の処理ガスは、Ｏ２（酸素）ガスとＣＯＳ（硫化カルボニル）ガスの混合ガスである請求項１１に記載の基板処理方法。
  13. 前記第３の処理ガスは、ハロゲン化ケイ素ガスを含む請求項１１に記載の基板処理方法。
  14. 前記第４の処理ガスは、フッ素を含む請求項１１に記載の基板処理方法。
  15. ２０以上のアスペクト比を有するパターンを前記第１膜に形成する、請求項１から１４のいずれか１項に記載の基板処理方法。
  16. 水素含有ガスである前記第１の処理ガスをプラズマ化して、反射防止膜である前記第２膜をスパッタリングする、請求項１から１５のいずれか１項に記載の基板処理方法。
  17. 前記第１膜を介して、酸化シリコン膜と酸化窒化シリコン膜の交互積層部をエッチングする工程をさらに含む、請求項１から１６のいずれか１項に記載の基板処理方法。
  18. 前記第１膜は、有機膜であり、
    前記第２膜は、シリコン含有膜である請求項１から１７のいずれか１項に記載の基板処理方法。
  19. 前記第１の処理ガスは、水素含有ガスである請求項１から１８のいずれか１項に記載の基板処理方法。
  20. 有機膜と、当該有機膜上に形成され、かつ、開口が形成されたシリコン含有膜と、を有する基板を提供する工程と、
    水素含有ガスをプラズマ化して前記シリコン含有膜のスパッタリングと同時に前記有機膜をエッチングしつつ、前記有機膜の側壁に前記スパッタリングにより発生した生成物で保護膜を形成する第１工程と、
    Ｏ２（酸素）ガスとＣＯＳ（硫化カルボニル）ガスの混合ガスをプラズマ化して前記シリコン含有膜を介して前記有機膜をエッチングする第２工程と、
    を備える基板処理方法。
  21. 請求項１から２０のいずれか１項に記載の基板処理方法を実行するプログラムを記憶する記憶部と、当該プログラムを実行するよう制御する制御部と、
    を備える基板処理装置。
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* Cited by examiner, † Cited by third party
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US11538692B2 (en) * 2021-05-21 2022-12-27 Tokyo Electron Limited Cyclic plasma etching of carbon-containing materials

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049141A (ja) 2007-08-17 2009-03-05 Tokyo Electron Ltd 半導体装置の製造方法及び記憶媒体
JP2009076661A (ja) 2007-09-20 2009-04-09 Elpida Memory Inc 半導体装置の製造方法
JP2010153702A (ja) 2008-12-26 2010-07-08 Tokyo Electron Ltd 基板処理方法
JP2012138520A (ja) 2010-12-27 2012-07-19 Ulvac Japan Ltd プラズマエッチング方法及びプラズマエッチング装置
JP2012204668A (ja) 2011-03-25 2012-10-22 Tokyo Electron Ltd プラズマエッチング方法および記憶媒体
US20170365487A1 (en) 2017-08-31 2017-12-21 L'air Liquide, Societe Anonyme Pour L'etude Et I'exploitation Des Procedes Georges Claude Chemistries for etching multi-stacked layers
US20180061659A1 (en) 2016-08-23 2018-03-01 Lam Research Corporation Silicon-based deposition for semiconductor processing
JP2018157048A (ja) 2017-03-17 2018-10-04 株式会社日立ハイテクノロジーズ エッチング方法及びプラズマ処理装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW552624B (en) * 2001-05-04 2003-09-11 Tokyo Electron Ltd Ionized PVD with sequential deposition and etching
US8614151B2 (en) * 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
JP5227245B2 (ja) * 2009-04-28 2013-07-03 東京エレクトロン株式会社 プラズマ処理装置
US20110256734A1 (en) * 2010-04-15 2011-10-20 Hausmann Dennis M Silicon nitride films and methods
US9390964B2 (en) * 2013-03-15 2016-07-12 Applied Materials, Inc. Methods for fabricating dual damascene structures in low temperature dielectric materials
US9054050B2 (en) * 2013-11-06 2015-06-09 Tokyo Electron Limited Method for deep silicon etching using gas pulsing

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049141A (ja) 2007-08-17 2009-03-05 Tokyo Electron Ltd 半導体装置の製造方法及び記憶媒体
JP2009076661A (ja) 2007-09-20 2009-04-09 Elpida Memory Inc 半導体装置の製造方法
JP2010153702A (ja) 2008-12-26 2010-07-08 Tokyo Electron Ltd 基板処理方法
JP2012138520A (ja) 2010-12-27 2012-07-19 Ulvac Japan Ltd プラズマエッチング方法及びプラズマエッチング装置
JP2012204668A (ja) 2011-03-25 2012-10-22 Tokyo Electron Ltd プラズマエッチング方法および記憶媒体
US20180061659A1 (en) 2016-08-23 2018-03-01 Lam Research Corporation Silicon-based deposition for semiconductor processing
JP2018157048A (ja) 2017-03-17 2018-10-04 株式会社日立ハイテクノロジーズ エッチング方法及びプラズマ処理装置
US20170365487A1 (en) 2017-08-31 2017-12-21 L'air Liquide, Societe Anonyme Pour L'etude Et I'exploitation Des Procedes Georges Claude Chemistries for etching multi-stacked layers

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