TWI525692B - Plasma etching method, control program and computer memory media - Google Patents

Plasma etching method, control program and computer memory media Download PDF

Info

Publication number
TWI525692B
TWI525692B TW098122649A TW98122649A TWI525692B TW I525692 B TWI525692 B TW I525692B TW 098122649 A TW098122649 A TW 098122649A TW 98122649 A TW98122649 A TW 98122649A TW I525692 B TWI525692 B TW I525692B
Authority
TW
Taiwan
Prior art keywords
film
plasma
etching
organic film
organic
Prior art date
Application number
TW098122649A
Other languages
English (en)
Other versions
TW201021116A (en
Inventor
Masahiro Ogasawara
Sungtae Lee
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201021116A publication Critical patent/TW201021116A/zh
Application granted granted Critical
Publication of TWI525692B publication Critical patent/TWI525692B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32917—Plasma diagnostics
    • H01J37/32935—Monitoring and controlling tubes by information coming from the object and/or discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3

Description

電漿蝕刻方法，控制程式及電腦記憶媒體
本發明是有關利用電漿來蝕刻被處理基板的電漿蝕刻方法、控制程式及電腦記憶媒體。
以往，在半導體裝置的製造工程中，是經由光罩層來進行電漿蝕刻，將矽氧化膜等形成所望的圖案。並且，在如此的電漿蝕刻中，隨著半導體裝置的電路微細化，被要求精度佳地進行更微細的加工。
上述那樣精度佳地進行微細加工的技術之一，例如有使用非晶碳(Amorphous Carbon)或SOH(Spin On Hard mask)等的硬質光罩作為藉由電漿蝕刻來形成接觸孔時的光罩之技術。在電漿蝕刻如此的非晶碳或SOH等含碳(C)的膜時，大多是以O2系的電漿來蝕刻，例如使用CO與O2的混合氣體作為蝕刻氣體者為人所知(例如參照專利文獻1)。
[專利文獻1]特開2007-294943號公報
然而，如上述般例如使用CO與O2的混合氣體作為蝕刻氣體來電漿蝕刻非晶碳時，一旦蝕刻圖案微細化，例如接觸孔的徑變小，則容易產生側壁的形狀向外側方向彎曲之所謂的彎曲(bowing)。然後，一旦使用發生彎曲的非晶碳等的光罩來電漿蝕刻矽氧化膜，則矽氧化膜的孔的形狀也會有發生誤差的課題。另外，如此的彎曲是在形成接觸孔等的孔時，若孔徑比0.8μm小，則會變得顯著。
本發明是有鑑於上述以往的情事而研發者，其目的是在於提供一種相較於以往，可抑制彎曲的發生，可精度佳地進行更微細的加工之電漿蝕刻方法、控制程式及電腦記憶媒體。
請求項1記載的電漿蝕刻方法，係利用電漿來蝕刻從下側依序至少積層有被蝕刻膜、形成前述被蝕刻膜的光罩的有機膜、及含Si膜之被處理基板的電漿蝕刻方法，其特徵為：在蝕刻前述有機膜來形成前述被蝕刻膜的光罩圖案時，至少具備：第1有機膜蝕刻工程，其係蝕刻前述有機膜的一部分；處置(treatment)工程，其係於前述第1有機膜蝕刻工程之後，將前述含Si膜與前述有機膜暴露於稀有氣體的電漿；及第2有機膜蝕刻工程，其係於前述處置工程之後，蝕刻前述有機膜的剩餘部分。
請求項2記載的電漿蝕刻方法，如請求項1記載的電漿蝕刻方法，其中，前述稀有氣體的電漿為Ar氣體單氣體的電漿。
請求項3記載的電漿蝕刻方法，如請求項2記載的電漿蝕刻方法，其中，前述處置工程係使偏壓用高頻電力作用於前述被處理基板。
請求項4記載的電漿蝕刻方法，如請求項第1～3項中任一項所記載之電漿蝕刻方法，其中，蝕刻前述有機膜來形成前述被蝕刻膜的光罩圖案之工程係由前述第1有機膜蝕刻工程、前述處置工程、及前述第2有機膜蝕刻工程的3個工程所構成。
請求項5記載的電漿蝕刻方法，如請求項第1～4項中任一項所記載之電漿蝕刻方法，其中，前述有機膜為非晶碳膜。
請求項6記載的電漿蝕刻方法，如請求項第1～5項中任一項所記載之電漿蝕刻方法，其中，前述含Si膜為SiON膜、SiC膜、SiN膜的其中一個。
請求項7記載的控制程式，其特徵係於電腦上動作，實行時，控制電漿蝕刻裝置，而使能夠進行如請求項第1～6項中任一項所記載之電漿蝕刻方法。
請求項8記載的電腦記憶媒體，係記憶有在電腦上動作的控制程式之電腦記憶媒體，其特徵為：前述控制程式係控制電漿蝕刻裝置，而使能夠進行如請求項第1～6項中任一項所記載之電漿蝕刻方法。
若根據本發明，則可提供一種相較於以往，可抑制彎曲的發生，可精度佳地進行更微細的加工之電漿蝕刻方法、控制程式及電腦記憶媒體。
以下，參照圖面針對實施形態來說明本發明的詳細。圖1是表示本實施形態的電漿蝕刻裝置的構成。首先，參照圖1來說明有關電漿蝕刻裝置的構成。
電漿蝕刻裝置1是電極板為上下平行對向，連接電漿形成用電源的電容耦合型平行平板蝕刻裝置。
電漿蝕刻裝置1是具有形成圓筒形狀的處理腔室(處理容器)2，其係例如表面被陽極氧化處理，由鋁等所構成，此處理腔室2是被接地。在處理腔室2內的底部是隔著陶瓷等的絕緣板3而設有用以載置被處理基板例如半導體晶圓W之大致圓柱狀的基座支持台4。更在此基座支持台4上設有構成下部電極的基座5。在此基座5連接高通濾波器(HPF)6。
在基座支持台4的內部設有冷媒室7，在此冷媒室7中，冷媒是經由冷媒導入管8來導入循環且從冷媒排出管9排出。而且，其冷熱會經由基座5來對半導體晶圓W傳熱，藉此半導體晶圓W會被控制於所望的温度。
基座5是其上側中央部形成凸狀的圓板狀，在其上設有與半導體晶圓W大致同形的静電吸盤11。静電吸盤11是在絕緣材之間配置電極12來構成者。而且，從連接至電極12的直流電源13來施加例如1.5kV的直流電壓，藉此例如藉由庫倫力來靜電吸附半導體晶圓W。
在絕緣板3、基座支持台4、基座5、静電吸盤11中形成有用以對半導體晶圓W的背面供給傳熱媒體(例如He氣體等)的氣體通路14，經由該傳熱媒體來將基座5的冷熱傳達至半導體晶圓W，使半導體晶圓W能夠維持於所定的温度。
在基座5的上端周緣部配置有環狀的聚焦環15，而使能夠包圍静電吸盤11上所載置的半導體晶圓W。此聚焦環15是具有使蝕刻的均一性提升的作用。
在基座5的上方，與該基座5平行對向而設有上部電極21。此上部電極21是隔著絕緣材22來被處理腔室2的上部所支持。上部電極21是藉由電極板24及支持該電極板24的電極支持體25(由導電性材料形成)所構成。電極板24是例如以導電體或半導體所構成，具有多數的吐出孔23。此電極板24是形成與基座5的對向面。
在上部電極21的電極支持體25的中央設有氣體導入口26，在此氣體導入口26連接氣體供給管27。更在此氣體供給管27經由閥28及質量流控制器29來連接處理氣體供給源30。從處理氣體供給源30供給電漿蝕刻處理用的蝕刻氣體及處置用的稀有氣體。
在處理腔室2的底部連接排氣管31，在此排氣管31連接排氣裝置35。排氣裝置35是具備渦輪分子泵等的真空泵，可將處理腔室2內抽真空至所定的減壓環境、例如1Pa以下的所定壓力。並且，在處理腔室2的側壁設有閘閥32，在開啟此閘閥32的狀態下，半導體晶圓W可在與隣接的裝載鎖定室(Load-lock chamber)(未圖示)之間搬送。
在上部電極21連接第1高頻電源40，在其給電線間介入有整合器41。並且，在上部電極21連接低通濾波器(LPF)42。此第1高頻電源40是具有50～150MHz的範圍的頻率(本實施形態是60MHz)。藉由施加如此高的頻率，可在處理腔室2內形成較理想的解離狀態且高密度的電漿。
在作為下部電極的基座5連接第2高頻電源50，在其給電線間介入有整合器51。此第2高頻電源50是具有比第1高頻電源40低的頻率的範圍，藉由施加如此範圍的頻率的高頻電力，不會有對被處理基板的半導體晶圓W造成損傷的情形，可賦予適當的離子作用。亦即，第2高頻電源50是用以施加偏壓用高頻電力者。第2高頻電源50的頻率較理想是1～20MHz的範圍(本實施形態是2MHz)。
上述構成的電漿蝕刻裝置1是藉由控制部60來統括性地控制其動作。在此控制部60設有：具備CPU控制電漿蝕刻裝置1的各部之製程控制器61、使用者介面部62、及記憶部63。
使用者介面62是由鍵盤及顯示器等所構成。該鍵盤是工程管理者為了管理電漿蝕刻裝置1而進行指令的輸入操作等。該顯示器是使電漿蝕刻裝置1的操業狀況可視化顯示。
在記憶部63中保存有用以藉由控制器61的控制來實現執行於電漿蝕刻裝置1的各種處理的控制程式(軟體)或記錄有處理條件資料等的處方。然後，因應所需，以來自使用者介面62的指示等來從記憶部63叫出任意的處方，而使執行於控制器61，藉此在控制器61的控制下，進行電漿蝕刻裝置1的所望處理。並且，控制程式或處理條件資料等的處方，可利用儲存於電腦讀取可能的記憶媒體(例如硬碟、CD、軟碟、半導體記憶體等)等的狀態者。或，可由其他的裝置例如經由專用線路使隨時傳送上線利用。
藉由上述構成的電漿蝕刻裝置1，進行半導體晶圓W的電漿蝕刻時，首先，半導體晶圓W是在閘閥32開放後，從未圖示的裝載鎖定室搬入至處理腔室2內，載置於静電吸盤11上。然後，從直流電源13施加直流電壓，藉此半導體晶圓W會被靜電吸附於静電吸盤11上。其次，閘閥32會被關閉，藉由排氣裝置35來將處理腔室2內抽真空至所定的真空度。
然後，閥28會被開放，從處理氣體供給源30將所定的蝕刻氣體及處置用的稀有氣體藉由質量流控制器29來一面調整其流量一面通過處理氣體供給管27、氣體導入口26來導入至上部電極21的中空部，更通過電極板24的吐出孔23，如圖1的箭號所示，對半導體晶圓W均一地吐出。
而且，處理腔室2內的壓力會被維持於所定的壓力。然後，從第1高頻電源40將所定頻率的高頻電力施加至上部電極21。藉此，在上部電極21與作為下部電極的基座5之間產生高頻電場，蝕刻氣體會解離而電漿化。
另一方面，從第2高頻電源50將比上述第1高頻電源40低的頻率的高頻電力施加於下部電極的基座5。藉此，電漿中的離子會被引入至基座5側，藉由離子輔助來提高蝕刻的異方性。
然後，一旦所定的電漿蝕刻處理終了，則高頻電力的供給及處理氣體的供給會被停止，以和上述程序相反的程序，從處理腔室2內搬出半導體晶圓W。
圖2是模式性地擴大本實施形態的被處理基板的半導體晶圓的要部。如圖2(a)所示，在半導體晶圓W，從下側依序至少積層有：作為被蝕刻膜的矽氧化膜101、及作為形成矽氧化膜101的光罩的有機膜的非晶碳膜102、及作為含Si膜的SiON膜103，且在SiON膜103上形成有被圖案化成所定形狀的光阻劑膜104。非晶碳膜102是例如形成數百nm程度的厚度，SiON膜103是例如形成數十nm程度的厚度。
上述SiON膜103是作為將光阻劑膜104曝光時的反射防止膜(BARC)的一部分用，實際是在SiON膜103與光阻劑膜104之間存在有機系的BARC膜。另外，除了SiON膜以外，例如使用SiC膜、SiN膜等。
在本實施形態，首先從圖2(a)所示的狀態，以光阻劑膜104作為光罩，電漿蝕刻SiON膜103，而成為圖2(b)所示的狀態。此電漿蝕刻是藉由例如使用CF4等的氟系氣體的電漿蝕刻來進行。
其次，進入蝕刻有機膜的非晶碳膜102來形成用以蝕刻矽氧化膜101的光罩之工程。此工程是首先如圖2(c)所示，進行第1有機膜蝕刻工程，其係電漿蝕刻有機膜的非晶碳膜102的一部分。此電漿蝕刻是例如藉由使用氧系的氣體(例如CO與O2的混合氣體)作為蝕刻氣體的電漿蝕刻來進行。在此第1有機膜蝕刻工程時，光阻劑膜104是大致全部被蝕刻，形成SiON膜103的表面露出的狀態。
其次，如圖2(d)所示，進行處置工程，其係將含Si膜的SiON膜103、及有機膜的非晶碳膜102暴露於稀有氣體的電漿。此稀有氣體的電漿，可適合使用Ar氣體的電漿，但亦可使用其他的稀有氣體，例如Xe氣體、Kr氣體等的電漿。在此，所謂「稀有氣體的電漿」基本上是表示稀有氣體單氣體，或稀有氣體與稀有氣體的混合氣體的電漿。但，若為非晶碳膜102的蝕刻及SiON膜103的蝕刻實質上不進行的氣體種及氣體量，則除了稀有氣體以外亦可含有微量(例如流量比5%以下程度)的其他添加氣體。
其次，如圖2(e)所示，進行第2有機膜蝕刻工程，其係電漿蝕刻有機膜的非晶碳膜102的剩餘部分。此電漿蝕刻是藉由使用與第1有機膜蝕刻工程同様的蝕刻氣體例如氧系的氣體(例如CO與O2的混合氣體)作為蝕刻氣體的電漿蝕刻來進行。藉由以上的3個工程來形成由非晶碳膜102所構成的硬質光罩。然後，以非晶碳膜102作為光罩，電漿蝕刻矽氧化膜101，而形成接觸孔等。
如上述般，本實施形態並非是一次電漿蝕刻有機膜的非晶碳膜102，而是進行電漿蝕刻非晶碳膜102的一部分之第1有機膜蝕刻工程、及暴露於稀有氣體的電漿之處置工程、及電漿蝕刻非晶碳膜102的剩餘部分之第2有機膜蝕刻工程的3個工程。藉此，可抑制在非晶碳膜102的側壁發生彎曲。
在本實施形態中，如上述般，之所以彎曲的發生被抑制，可推測是基於以下那樣的理由。亦即，如圖3(a)所示，之所以在非晶碳膜102的側壁發生彎曲，是因為在往孔110的底部進行蝕刻的期間，在孔110的入口附近，氧的自由基作用於孔110的側壁部，而蝕刻側壁部所致。另一方面，一旦進行上述暴露於稀有氣體的電漿之處置工程，則如圖3(b)所示，利用藉由稀有氣體的電漿來敲擊而從含Si膜的SiON膜103發生的Si及有機膜的非晶碳膜102的C，在非晶碳膜102的孔110內的側壁部形成SiC的保護膜。然後，藉由此SiC的保護膜的作用來抑制彎曲的發生。
實施例是使用圖1所示的電漿蝕刻裝置1，藉由以下所示的處方來對圖2所示的構造(光阻劑104的開口徑(頂部CD)60nm)的半導體晶圓W(直徑30cm)實施電漿蝕刻。
另外，以下所示的各實施例的處理處方是從控制部60的記憶部63讀出，而被取入製程控制器61，製程控制器61會根據控制程式來控制電漿蝕刻裝置1的各部，藉此實行所被讀出之處理處方的電漿蝕刻工程。
(SiON膜的蝕刻工程)
蝕刻氣體：CF4=150sccm
壓力6.67Pa(50mTorr)
電力(上部/下部)=300/300W
時間=1分17秒
(第1有機膜蝕刻工程)
蝕刻氣體：CO/O2=150/300sccm
壓力2.67Pa(20mTorr)
電力(上部/下部)=2000/1000W
時間=10秒
(處置工程)
處置氣體：Ar=750sccm
壓力=2.67Pa(20mTorr)
電力(上部/下部)=2000/1000W
時間=15秒
(第2有機膜蝕刻工程)
蝕刻氣體：CO/O2=150/300sccm
壓力=2.67Pa(20mTorr)
電力(上部/下部)=2000/1000W
時間=1分20秒
比較例是藉由不具有上述處置工程的以下處方來進行電漿蝕刻。
(SiON膜的蝕刻工程)
蝕刻氣體：CF4=150sccm
壓力6.67Pa(50mTorr)
電力(上部/下部)=300/300W
時間=1分17秒
(有機膜蝕刻工程)
蝕刻氣體：CO/O2=150/300sccm
壓力=2.67Pa(20mTorr)
電力(上部/下部)=2000/1000W
時間=1分30秒
上述的比較例，如圖4(a)所示，在非晶碳膜102的孔110的側壁部發生大的彎曲。此情況，光罩剩餘量(蝕刻後的SiON膜103的厚度)是62nm，彎曲CD(直徑最大部位的直徑)是63nm，底部CD(孔底部的直徑)是24nm。
另一方面，上述的實施例，如圖4(b)所示，相較於比較例時，可抑制非晶碳膜102的孔110的側壁部的彎曲發生。此情況，光罩剩餘量(蝕刻後的SiON膜103的厚度)是44nm，彎曲CD(直徑最大部位的直徑)是43nm，底部CD(孔底部的直徑)是25nm。
可是，如上述般使用Ar作為稀有氣體時，在處置工程，較理想是供給某程度的偏壓用高頻電力(施加於圖1所示的基座(下部電極)5的高頻電力)。圖5是表示調查處置工程的偏壓用高頻電力的值與彎曲的發生量的關係結果，除了處置工程的偏壓用高頻電力的值以外，全部如以下所示以同一條件來進行處理。
(SiON膜的蝕刻工程)
蝕刻氣體：CF4=150sccm
壓力6.67Pa(50mTorr)
電力(上部/下部)=300/300W
時間=1分17秒
(第1有機膜蝕刻工程)
蝕刻氣體：CO/O2=150/300sccm
壓力2.67Pa(20mTorr)
電力(上部/下部)=2000/1000W
時間=10秒
(處置工程)
處置氣體：Ar=750sccm
壓力=2.67Pa(20mTorr)
電力(上部/下部)=2000/(0，200，1000)W
時間=15秒
(第2有機膜蝕刻工程)
蝕刻氣體：CO/O2=150/300sccm
壓力=2.67Pa(20mTorr)
電力(上部/下部)=2000/1000W
時間=1分20秒
圖5(a)是表示處置工程的偏壓用高頻電力為0W，圖5(b)是200W，圖5(c)是1000W時。如同圖所示，一旦偏壓用高頻電力的值變低，則有彎曲的發生量増加的傾向。
圖6是將縱軸設為彎曲CD(直徑最大部位的直徑)(nm)，將橫軸設為處置工程的偏壓用高頻電力(W)，顯示該等的關係者。如圖6所示，一旦使處置工程的偏壓用的高頻電力的值増加，則會有彎曲CD直線性地減少的傾向。這可推測是因為一旦使處置工程的偏壓用高頻電力増大，則利用Ar電漿之SiC保護膜的形成會被促進。因此，較理想是處置工程的偏壓用的高頻電力施加100W以上，更理想是施加500W以上。此情況，因為使用直徑30cm的半導體晶圓，所以若以每單位面積的電力表示，則較理想是施加0.14W/cm2以上，更理想是施加0.7W/cm2以上。另外，上述的結果是使用Ar氣體作為稀有氣體，使用更重的稀有氣體，例如Xe氣體、Kr氣體等時，可想像在不施加處置工程的偏壓用的高頻電力時也有某程度的效果。
圖7是表示調查往處置工程的上部電極(圖1所示的上部電極21)施加的高頻電力的值與彎曲的發生量的關係結果，除了往處置工程的上部電極之高頻電力的值以外，全部以以下所示的同一條件來進行處理。
(SiON膜的蝕刻工程)
蝕刻氣體：CF4=150sccm
壓力6.67Pa(50mTorr)
電力(上部/下部)=300/300W
時間=1分17秒
(第1有機膜蝕刻工程)
蝕刻氣體：CO/O2=150/300sccm
壓力6.67Pa(50mTorr)
電力(上部/下部)=2000/1000W
時間=10秒
(處置工程)
處置氣體：Ar=750sccm
壓力=2.67Pa(20mTorr)
電力(上部/下部)=(2000，1000，800)/1000W
時間=15秒
(第2有機膜蝕刻工程)
蝕刻氣體：CO/O2=150/300sccm
壓力=2.67Pa(20mTorr)
電力(上部/下部)=2000/1000W
時間=1分30秒
圖7(a)是表示往上部電極施加的高頻電力為2000W，圖7(b)是1000W，圖7(c)是800W時。如同圖所示，在處置工程中，往上部電極施加的高頻電力的大小是幾乎不影響彎曲的發生量。
圖8是表示針對不進行圖2(c)所示的第1有機膜蝕刻工程，進行圖2(d)所示的處置工程，然後進行有機膜蝕刻工程時，調查蝕刻形狀形成如何的結果。圖8(a)是表示為了比較而進行前述的第1有機膜蝕刻工程時，依據以下的處方來進行處理。
(SiON膜的蝕刻工程)
蝕刻氣體：CF4=150sccm
壓力6.67Pa(50mTorr)
電力(上部/下部)=300/300W
時間=1分17秒
(第1有機膜蝕刻工程)
蝕刻氣體：CO/O2=150/300sccm
壓力2.67Pa(20mTorr)
電力(上部/下部)=2000/1000W
時間=10秒
(處置工程)
處置氣體：Ar=750sccm
壓力=2.67Pa(20mTorr)
電力(上部/下部)=2000/1000W
時間=15秒
(第2有機膜蝕刻工程)
蝕刻氣體：CO/O2=150/300sccm
壓力=2.67Pa(20mTorr)
電力(上部/下部)=2000/1000W
時間=1分20秒
又，圖8(b)、圖8(c)是表示不進行前述的第1有機膜蝕刻工程時，依據以下的處方來進行處理。另外，圖8(b)是將處置工程的偏壓用高頻電力設為1000W，圖8(c)是將處置工程的偏壓用高頻電力設為500W的點在圖8(b)與圖8(c)不同。
(SiON膜的蝕刻工程)
蝕刻氣體：CF4=150sccm
壓力6.67Pa(50mTorr)
電力(上部/下部)=300/300W
時間=1分17秒
(處置工程)
處置氣體：Ar=750sccm
壓力=2.67Pa(20mTorr)
電力(上部/下部)=2000/(1000，500)W
時間=15秒
(有機膜蝕刻工程)
蝕刻氣體：CO/O2=150/300sccm
壓力=2.67Pa(20mTorr)
電力(上部/下部)=2000/1000W
時間=1分30秒
如圖8(b)、圖8(c)所示，不進行第1有機膜蝕刻工程，而進行處置工程時，在有機膜蝕刻工程中，無法將非晶碳膜102蝕刻到最後，在途中蝕刻終止。因此，可知處置工程之前的第1有機膜蝕刻工程是必須的工程。並且，由圖3所示的彎曲抑制的機構可知，最好第1有機膜蝕刻工程是以保護膜無隱蔽地形成於彎曲容易發生的部位之方式，進行至彎曲容易發生的側壁部位的全體(例如對孔全體的深度而言上部5～20%程度)露出為止。
如以上說明，若根據本實施形態，則相較於以往可抑制彎曲的發生，可精度佳地進行更微細的加工。另外，本發明並非限於上述的實施形態，可實施各種的變形。例如，電漿蝕刻裝置並非限於圖1所示的平行平板型的上下部高頻施加型，亦可使用各種的電漿蝕刻裝置。
101．．．矽氧化膜(被蝕刻膜)
102．．．非晶碳膜(有機膜)
103．．．SiON膜(含Si膜)
104．．．光阻劑膜
W．．．半導體晶圓
圖1是表示本發明之一實施形態的電漿蝕刻裝置的構成圖。
圖2是表示本發明之一實施形態的電漿蝕刻方法的工程圖。
圖3是用以說明本發明之一實施形態的彎曲抑制機構的圖。
圖4是本發明之一實施例與比較例的蝕刻形狀的模式圖。
圖5是調查處置工程的偏壓用高頻電力與蝕刻形狀的關係的結果的模式圖。
圖6是表示處置工程的偏壓用高頻電力與彎曲CD的關係圖表。
圖7是調查處置工程的上部電極施加高頻電力與蝕刻形狀的關係的結果的模式圖。
圖8是調查第1有機膜蝕刻工程的有無對蝕刻形狀的影響的結果的模式圖。
101．．．矽氧化膜(被蝕刻膜)
102．．．非晶碳膜(有機膜)
103．．．SiON膜(含Si膜)
104．．．光阻劑膜
W．．．半導體晶圓

Claims (13)

  1. 一種電漿蝕刻方法，係利用電漿來蝕刻從下側依序至少積層有被蝕刻膜、形成前述被蝕刻膜的光罩的有機膜、及含Si膜之被處理基板的電漿蝕刻方法，其特徵為：在蝕刻前述有機膜來形成前述被蝕刻膜的光罩圖案時，至少具備：第1有機膜蝕刻工程，其係蝕刻前述有機膜的一部分；處置工程，其係於前述第1有機膜蝕刻工程之後，將前述含Si膜與前述有機膜暴露於稀有氣體的電漿；及第2有機膜蝕刻工程，其係於前述處置工程之後，蝕刻前述有機膜的剩餘部分，前述處置工程，係藉由電漿產生用之高頻電力使前述電漿產生，並且使頻率比前述電漿產生用之高頻電力低的偏壓用高頻電力作用於前述被處理基板。
  2. 如申請專利範圍第1項之電漿蝕刻方法，其中，前述稀有氣體的電漿為Ar氣體單氣體的電漿。
  3. 如申請專利範圍第1項之電漿蝕刻方法，其中，蝕刻前述有機膜來形成前述被蝕刻膜的光罩圖案之工程係由前述第1有機膜蝕刻工程、前述處置工程、及前述第2有機膜蝕刻工程的3個工程所構成。
  4. 如申請專利範圍第1項之電漿蝕刻方法，其中，前述有機膜為非晶碳膜。
  5. 如申請專利範圍第1項之電漿蝕刻方法，其中，前 述含Si膜為SiON膜、SiC膜、SiN膜的其中一個。
  6. 一種電漿蝕刻方法，係利用電漿來蝕刻從下側依序至少積層有被蝕刻膜、形成前述被蝕刻膜的光罩的有機膜、含Si膜、及在含Si膜上被圖案化成所定形狀的光阻劑膜之被處理基板的電漿蝕刻方法，其特徵為具備：以前述光阻劑膜作為光罩來電漿蝕刻含Si膜，而露出前述含Si膜的表面之工程；在前述含Si膜的表面露出狀態下，蝕刻前述有機膜，而蝕刻前述有機膜的一部分之第1有機膜蝕刻工程；在前述第1有機膜蝕刻工程之後，將前述含Si膜及前述有機膜暴露於稀有氣體的電漿而進行處置，在前述有機膜內的側壁形成含Si膜之工程；蝕刻前述有機膜的剩餘部分之第2有機膜蝕刻工程；及以前述有機膜作為硬質光罩來蝕刻前述被蝕刻膜之工程，前述處置工程，係藉由電漿產生用之高頻電力使前述電漿產生，並且使頻率比前述電漿產生用之高頻電力低的偏壓用高頻電力作用於前述被處理基板。
  7. 如申請專利範圍第6項之電漿蝕刻方法，其中，前述處置工程係使偏壓用高頻電力作用於前述被處理基板。
  8. 一種電漿蝕刻方法，係利用電漿來蝕刻從下側依序至少積層有被蝕刻對象膜、有機膜、含Si膜、及在前述含Si膜上被圖案化的光阻劑膜之被處理基板的電漿蝕刻 方法，其特徵為具備：含Si膜蝕刻工程，其係利用前述光阻劑膜作為第1光罩膜來蝕刻前述含Si膜，而形成前述含Si膜的開口；第1有機膜蝕刻工程，其係蝕刻前述有機膜的一部分，而在前述有機膜的一部分形成孔；處置工程，其係於前述第1有機膜蝕刻工程之後，將前述含Si膜與前述有機膜暴露於稀有氣體的電漿，在前述孔之側壁上形成含Si保護膜；第2有機膜蝕刻工程，其係於前述處置工程之後，蝕刻經由前述開口而露出之前述有機膜的剩餘部分；及對象膜蝕刻工程，利用前述有機膜作為第2光罩膜來蝕刻前述被蝕刻對象膜，前述處置工程，係前述含Si保護膜與前述有機膜被暴露於供給有前述稀有氣體的電漿之添加氣體的電漿，前述添加氣體的電漿不蝕刻前述有機膜與前述含Si保護膜。
  9. 如申請專利範圍第8項之電漿蝕刻方法，其中，前述處置工程，係對前述被處理基板施加偏壓用高頻電力。
  10. 一種電漿蝕刻方法，係利用電漿來蝕刻從下側依序至少積層有被蝕刻對象膜、有機膜、含Si膜、及在前述含Si膜上被圖案化的光阻劑膜之被處理基板的電漿蝕刻方法，其特徵為具備：含Si膜蝕刻工程，其係利用前述光阻劑膜作為第1光罩膜來蝕刻前述含Si膜，而形成前述含Si膜的開口； 第1有機膜蝕刻工程，其係蝕刻前述有機膜的一部分，而在前述有機膜的一部分分別形成具有第1深度的孔；處置工程，其係於前述第1有機膜蝕刻工程之後，將前述含Si膜與前述有機膜暴露於稀有氣體的電漿，在容易產生彎曲之前述孔之側壁上形成含Si保護膜；第2有機膜蝕刻工程，其係於前述處置工程之後，蝕刻經由前述開口而露出之前述有機膜的剩餘部分，分別形成具有第2深度的孔；及對象膜蝕刻工程，利用前述有機膜作為第2光罩膜來蝕刻前述被蝕刻對象膜。
  11. 如申請專利範圍第10項之電漿蝕刻方法，其中，前述第1深度，係前述第1深度與第2深度之總合的5%~20%。
  12. 如申請專利範圍第10項之電漿蝕刻方法，其中，前述處置工程，係當藉由利用電漿產生用之高頻電力使前述稀有氣體的電漿產生時，對前述被處理基板施加偏壓用高頻電力，前述偏壓用高頻電力的頻率範圍，係比電漿產生用之高頻電力的頻率範圍低。
  13. 如申請專利範圍第10項之電漿蝕刻方法，其中，前述含Si保護膜與前述有機膜，係被暴露於供給有前述稀有氣體的電漿之添加氣體的電漿，前述添加氣體的流量比，係比前述添加氣體與前述稀有氣體之總流量比的約5%小。
TW098122649A 2008-07-04 2009-07-03 Plasma etching method, control program and computer memory media TWI525692B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008175391A JP5064319B2 (ja) 2008-07-04 2008-07-04 プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体

Publications (2)

Publication Number Publication Date
TW201021116A TW201021116A (en) 2010-06-01
TWI525692B true TWI525692B (zh) 2016-03-11

Family

ID=41464713

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098122649A TWI525692B (zh) 2008-07-04 2009-07-03 Plasma etching method, control program and computer memory media

Country Status (5)

Country Link
US (2) US8298960B2 (zh)
JP (1) JP5064319B2 (zh)
KR (1) KR101540816B1 (zh)
CN (1) CN101621000B (zh)
TW (1) TWI525692B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5064319B2 (ja) * 2008-07-04 2012-10-31 東京エレクトロン株式会社 プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体
JP5289863B2 (ja) * 2008-08-28 2013-09-11 東京エレクトロン株式会社 アモルファスカーボンナイトライド膜の形成方法、多層レジスト膜、半導体装置の製造方法および制御プログラムが記憶された記憶媒体
US8227339B2 (en) * 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths
JP2012109472A (ja) 2010-11-19 2012-06-07 Hitachi High-Technologies Corp プラズマ処理方法
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US9865459B2 (en) * 2015-04-22 2018-01-09 Applied Materials, Inc. Plasma treatment to improve adhesion between hardmask film and silicon oxide film
KR20220123330A (ko) 2016-03-07 2022-09-06 하이테크 파워, 인크. 내연 엔진용 제 2 연료를 생성 및 분배하는 방법
US10964590B2 (en) * 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2468410B1 (fr) 1979-10-31 1985-06-21 Saget Pierre Procede de separation centrifuge et appareil pour sa mise en oeuvre applicables a un melange de phases d'etats quelconques
US4443233A (en) 1982-08-27 1984-04-17 Monsanto Company Mist separator
EP0246514A3 (en) * 1986-05-16 1989-09-20 Air Products And Chemicals, Inc. Deep trench etching of single crystal silicon
US5112375A (en) 1991-04-18 1992-05-12 Natco Radial vane demisting system in a separator for removing entrained droplets from a gas stream
FI97024C (fi) 1991-07-15 1996-10-10 Ahlstroem Oy Menetelmä ja laite kaasun erottamiseksi kaasupitoisesta materiaalista
WO1998029179A1 (en) 1997-01-02 1998-07-09 Thermo Black Clawson Inc. Improved mist eliminator
US5972171A (en) 1997-04-08 1999-10-26 Mobil Oil Corporation De-entrainment tray and method of operation
JP2000091308A (ja) * 1998-09-07 2000-03-31 Sony Corp 半導体装置の製造方法
CA2379310A1 (en) 1999-07-12 2001-01-18 Thermo Black Clawson Inc. Improved mist eliminator
US6391094B2 (en) 2000-07-19 2002-05-21 Daniel A. Ramos Method and apparatus for removing gas from drilling mud
US6468321B2 (en) 2001-01-10 2002-10-22 John W. Kinsel Blade and skirt assembly for directional gas cleaning and drying system
US6599437B2 (en) * 2001-03-20 2003-07-29 Applied Materials Inc. Method of etching organic antireflection coating (ARC) layers
US7547635B2 (en) * 2002-06-14 2009-06-16 Lam Research Corporation Process for etching dielectric films with improved resist and/or etch profile characteristics
DE102004036568A1 (de) 2004-07-28 2006-02-16 Liebherr-Aerospace Lindenberg Gmbh Wasserabscheider für Klimaanlagen
JP4522892B2 (ja) * 2005-03-09 2010-08-11 東京エレクトロン株式会社 微細パターン形成方法
KR100780944B1 (ko) * 2005-10-12 2007-12-03 삼성전자주식회사 탄소함유막 식각 방법 및 이를 이용한 반도체 소자의 제조방법
US7445200B2 (en) 2005-12-23 2008-11-04 Amt International, Inc. Gas-liquid contactor baffle
JP4827081B2 (ja) * 2005-12-28 2011-11-30 東京エレクトロン株式会社 プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
JP4749174B2 (ja) * 2006-02-13 2011-08-17 パナソニック株式会社 ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
JP2007224383A (ja) * 2006-02-24 2007-09-06 Tokyo Electron Ltd アモルファスカーボン膜の成膜方法、それを用いた半導体装置の製造方法、およびコンピュータ読取可能な記憶媒体
JP4877747B2 (ja) * 2006-03-23 2012-02-15 東京エレクトロン株式会社 プラズマエッチング方法
JP4952338B2 (ja) 2006-03-30 2012-06-13 東京エレクトロン株式会社 半導体装置の製造方法、エッチング装置及び記憶媒体
US8070972B2 (en) * 2006-03-30 2011-12-06 Tokyo Electron Limited Etching method and etching apparatus
EP1930059B1 (de) 2006-11-13 2013-05-15 Sulzer Chemtech AG Tropfenabscheider
JP2009076661A (ja) * 2007-09-20 2009-04-09 Elpida Memory Inc 半導体装置の製造方法
JP5064319B2 (ja) * 2008-07-04 2012-10-31 東京エレクトロン株式会社 プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体

Also Published As

Publication number Publication date
JP5064319B2 (ja) 2012-10-31
TW201021116A (en) 2010-06-01
KR101540816B1 (ko) 2015-07-30
US8298960B2 (en) 2012-10-30
US8642482B2 (en) 2014-02-04
US20130029493A1 (en) 2013-01-31
JP2010016213A (ja) 2010-01-21
CN101621000A (zh) 2010-01-06
KR20100004891A (ko) 2010-01-13
CN101621000B (zh) 2011-12-28
US20100003825A1 (en) 2010-01-07

Similar Documents

Publication Publication Date Title
JP4652140B2 (ja) プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体
JP6035117B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
TWI525692B (zh) Plasma etching method, control program and computer memory media
JP4877747B2 (ja) プラズマエッチング方法
JP4912907B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP4663368B2 (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
TWI525700B (zh) Plasma etching method, a plasma etching apparatus and a computer storage medium
JP4312630B2 (ja) プラズマ処理方法及びプラズマ処理装置
TW200952064A (en) Plasma etching method and computer-readable storage medium
JP6017928B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
TW201705273A (zh) 蝕刻有機膜之方法
US7351665B2 (en) Plasma etching method, plasma etching apparatus, control program, computer recording medium and recording medium having processing recipe recorded thereon
US7488689B2 (en) Plasma etching method
JP2008172184A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP4684924B2 (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP2007116031A (ja) 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
JP5089871B2 (ja) 半導体装置の製造方法
US7883631B2 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
JP4800077B2 (ja) プラズマエッチング方法
TW201840893A (zh) 電漿處理方法及電漿處理裝置
US20070102399A1 (en) Method and apparatus for manufacturing a semiconductor device, control program and computer-readable storage medium
JP5058478B2 (ja) 半導体装置の製造方法、プラズマ処理方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
US20070218691A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
JP2007242753A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP2006278517A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体