KR101893617B1 - 칩의 제조 방법 - Google Patents

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?이치로 히로사와
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가부시기가이샤 디스코
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Abstract

본 발명은 분할 예정 라인 상의 적층물에 의해 접합 웨이퍼의 분할이 저해되는 일이 없는 커버를 갖는 칩을 제조하는 칩의 제조 방법을 제공하는 것을 과제로 한다.
표면에 디바이스를 구비한 디바이스 칩과 그 디바이스 칩의 표면에 배치된 커버 플레이트를 포함하는 칩의 제조 방법으로서, 표면에 형성된 교차하는 복수의 분할 예정 라인으로 구획된 각 영역에 각각 디바이스가 형성된 디바이스 웨이퍼를 준비하는 디바이스 웨이퍼 준비 공정과, 상기 디바이스 웨이퍼의 상기 분할 예정 라인을 따라 레이저 빔을 조사하여 상기 분할 예정 라인 상에 적층된 적층물을 제거하는 적층물 제거 공정과, 상기 적층물 제거 공정을 실시한 후, 적어도 상기 디바이스 웨이퍼의 상기 각 디바이스를 둘러싸는 영역에 접착 부재를 개재시켜, 상기 디바이스 웨이퍼의 표면에 커버 웨이퍼를 점착하여 접합 웨이퍼를 형성하는 접합 웨이퍼 형성 공정과, 상기 접합 웨이퍼를 상기 분할 예정 라인을 따라 분할하여 디바이스 칩의 표면에 커버 플레이트가 배치된 칩을 형성하는 분할 공정을 포함하는 것을 특징으로 한다.

Description

칩의 제조 방법{MANUFACTURING METHOD OF CHIP}
본 발명은 디바이스 칩의 표면에 커버 플레이트가 배치된 칩을 제조하는 칩의 제조 방법에 관한 것이다.
반도체 웨이퍼의 표면에 형성된 MEMS(Micro Electro Mechanical Systems) 디바이스나 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서 디바이스 등의 디바이스는, 금속 배선이 몇 층이나 적층되어 신호를 전달하고 있으며, 각 금속 배선 사이는 주로 SiO2로 형성된 층간 절연막에 의해 절연되고 있다.
최근, 구조의 미세화에 따라, 배선 사이 거리가 가까워지고, 근접하는 배선 사이의 전기 용량은 커지고 있다. 이에 기인하여 신호의 지연이 발생하고, 소비 전력이 증가한다고 하는 문제가 현저해 지고 있다.
각 층간의 기생 용량을 저감하기 위해, 디바이스(회로) 형성 시에 각 층간을 절연하는 층간 절연막으로서 종래는 주로 SiO2 절연막을 채용하고 있었지만, 최근에는 SiO2 절연막보다 유전률이 낮은 저유전률 절연막(Low-k막)이 채용되도록 되어 오고 있다.
층간 절연막으로서 Low-k막의 채용은, MEMS 디바이스가 형성된 웨이퍼나 CMOS 이미지 센서 디바이스가 형성된 웨이퍼에서도 일반화되어 있다.
MEMS 디바이스 웨이퍼나 CMOS 디바이스 웨이퍼는 절삭 장치나 레이저 가공 장치에 의해 개개의 디바이스 칩으로 분할되고, 디바이스 칩의 표면에 디바이스를 보호하기 위한 커버가 배치되어 이용되는 경우가 있다. 종래는 디바이스 칩으로 분할 후에, 칩 상에 커버를 배치하여 커버를 갖는 칩으로 하고 있었다.
특허문헌 1: 일본 특허 공개 제2003-320466호 공보
종래와 같이 개개의 디바이스 칩으로 분할 후에 칩의 표면 상에 커버를 배치하여 커버를 갖는 칩을 제조하는 것은, 공력이 들어 생산성이 매우 나쁘다고 하는 문제가 있다. 그래서, 디바이스 웨이퍼 상에 커버 웨이퍼를 접합한 후에 분할을 실시하여, 생산 효율을 향상시키는 것이 생각된다.
그런데, 층간 절연막으로서 Low-k막이나 TEG(Test Element Group) 패턴, SiN이나 폴리이미드 등의 패시베이션막 등의 적층물이 디바이스 웨이퍼의 분할 예정 라인 상에 있으면, 커버 웨이퍼를 디바이스 웨이퍼에 접합한 후에 적층물마다 접합 웨이퍼를 분할하는 것은 어렵다고 하는 문제가 있다.
구체적으로는, Low-k막은 취약하며 운모와 같이 박리되기 때문에, 예컨대 절삭 블레이드로 절삭하면 디바이스 영역의 Low-k막도 박리하여 디바이스를 손상시켜 버릴 우려가 있다. 또한, 금속의 TEG 패턴이나 패시베이션막은 절삭 블레이드로 절삭하면 절삭 블레이드에 눈 막힘을 야기하거나, 절삭 불량을 발생시킨다.
한편, 접합 웨이퍼에 대하여 투과성을 갖는 파장의 레이저 빔을 조사하여 접합 웨이퍼 내부에 개질층을 형성한 후, 접합 웨이퍼에 외력을 부여하여 분할하려고 해도, 금속의 TEG 패턴이나 패시베이션막은 분할이 매우 어려운 데다가, Low-k막은 개질층을 따라 분할되지 않는다고 하는 문제가 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 분할 예정 라인 상의 적층물에 의해 접합 웨이퍼의 분할이 저해되는 일이 없이 커버를 갖는 칩을 제조하는 칩의 제조 방법을 제공하는 것이다.
청구항 1에 기재된 발명에 따르면, 표면에 디바이스를 구비한 디바이스 칩과 그 디바이스 칩의 표면에 배치된 커버 플레이트를 포함하는 칩의 제조 방법으로서, 표면에 형성된 교차하는 복수의 분할 예정 라인으로 구획된 각 영역에 각각 디바이스가 형성된 디바이스 웨이퍼를 준비하는 디바이스 웨이퍼 준비 공정과, 상기 디바이스 웨이퍼의 상기 분할 예정 라인을 따라 레이저 빔을 조사하여 상기 분할 예정 라인 상에 적층된 적층물을 제거하는 적층물 제거 공정과, 상기 적층물 제거 공정을 실시한 후, 적어도 상기 디바이스 웨이퍼의 상기 각 디바이스를 둘러싸는 영역에 접착 부재를 개재시키고, 상기 디바이스 웨이퍼의 표면에 커버 웨이퍼를 점착하여 접합 웨이퍼를 형성하는 접합 웨이퍼 형성 공정과, 상기 접합 웨이퍼를 상기 분할 예정 라인을 따라 분할하여 디바이스 칩의 표면에 커버 플레이트가 배치된 칩을 형성하는 분할 공정을 포함하는 것을 특징으로 하는 칩의 제조 방법이 제공된다.
청구항 2에 기재된 발명에 따르면, 청구항 1에 기재된 발명에 있어서, 상기 적층물 제거 공정을 실시한 후, 상기 접합 웨이퍼 형성 공정을 실시하기 전에, 상기 디바이스 웨이퍼의 상기 분할 예정 라인을 따라 절삭 블레이드로 상기 디바이스 웨이퍼를 절삭하여, 상기 디바이스 칩의 마무리 두께에 이르는 깊이의 절삭홈을 형성하는 절삭홈 형성 공정을 더 포함하고, 상기 분할 공정은, 상기 접합 웨이퍼 형성 공정을 실시한 후, 상기 접합 웨이퍼의 상기 디바이스 웨이퍼의 이면측을 연삭하여 상기 디바이스 칩의 마무리 두께로 박화하며, 상기 절삭홈을 상기 디바이스 웨이퍼의 이면에 노출시켜 상기 디바이스 웨이퍼를 개개의 디바이스 칩으로 분할하는 디바이스 웨이퍼 분할 공정과, 상기 분할 예정 라인을 따라 상기 커버 웨이퍼를 분할하는 커버 웨이퍼 분할 공정을 포함하는 것을 특징으로 하는 칩의 제조 방법이 제공된다.
청구항 1에 기재된 발명에 따르면, 접합 웨이퍼를 형성하기 전에 디바이스 웨이퍼의 분할 예정 라인 상에 있는 적층물을 제거하기 때문에, 분할 예정 라인 상의 적층물에 의해 접합 웨이퍼의 분할이 저해되는 일이 없어, 커버를 갖는 칩을 효율적으로 제조할 수 있다.
청구항 2에 기재된 발명에 따르면, 얇은 디바이스 웨이퍼라도 커버 웨이퍼가 점착되어 있기 때문에, 핸들링이 저해되는 일없이 용이하게 커버를 갖는 디바이스 칩으로 분할할 수 있다.
도 1은 반도체 웨이퍼의 표면측 사시도이다.
도 2는 적층물 제거 공정을 나타내는 사시도이다.
도 3은 접합 웨이퍼 형성 공정을 나타내는 분해 사시도이다.
도 4는 이면 연삭 공정을 나타내는 측면도이다.
도 5는 분할 공정을 나타내는 종단면도이다.
도 6의 (A)는 제2 실시형태의 적층물 제거 공정을 나타내는 단면도이고, 도 6의 (B)는 제3 실시형태의 적층물 제거 공정을 나타내는 단면도이다.
도 7의 (A)는 제2 실시형태의 적층물 제거 공정을 실시한 후의 절삭홈 형성 공정을 나타내는 단면도이고, 도 7의 (B)는 제3 실시형태의 적층물 제거 공정을 실시한 후의 절삭홈 형성 공정을 나타내는 단면도이다.
도 8은 디바이스 웨이퍼 분할 공정을 나타내는 측면도이다.
도 9는 커버 웨이퍼 분할 공정을 나타내는 단면도이다.
이하, 본 발명의 실시형태를 도면을 참조하여 상세하게 설명한다. 도 1을 참조하면, 디바이스 웨이퍼(11)의 표면측 사시도가 도시되어 있다. 디바이스 웨이퍼(11)는, 예컨대 두께가 700 ㎛인 실리콘 웨이퍼로 이루어져 있고, 표면(11a)에 복수의 분할 예정 라인(스트리트)(13)이 격자형으로 형성되어 있으며, 그 복수의 분할 예정 라인(13)에 의해 구획된 각 영역에 CMOS 이미지 센서 디바이스(15)가 형성되어 있다.
디바이스 웨이퍼(11)에서는, 금속 배선 사이를 절연하기 위해 필요로 되는 층간 절연막으로서 저유전률 절연막(Low-k막)이 채용되어 있다. 따라서, 분할 예정 라인(13) 상에는 Low-k막이 적층되어 있게 된다.
저유전률 절연막으로서는, SiO2막(유전률 k=4.1)보다 유전률이 낮은(예컨대 k=2.5 내지 3.6 정도) 재료, 예컨대 SiOC, SiLK 등의 무기물계의 막, 폴리이미드계, 파릴렌계, 폴리테트라플루오로에틸렌계 등의 폴리머막인 유기물계의 막, 및 메틸 함유 폴리실록산 등의 다공성 실리카막을 들 수 있다.
이와 같이 구성된 디바이스 웨이퍼(11)는, CMOS 이미지 센서 디바이스(15)가 형성되어 있는 디바이스 영역(17)과, 디바이스 영역(17)을 둘러싸는 외주 잉여 영역(19)을 그 표면의 평탄부에 구비하고 있다. 디바이스 웨이퍼(11)의 외주에는, 실리콘 웨이퍼의 결정 방위를 나타내는 마크로서의 노치(21)가 형성되어 있다.
본 발명의 칩의 제조 방법에서는, 우선 디바이스 웨이퍼(11)의 분할 예정 라인(13)을 따라 레이저 빔을 조사하여 분할 예정 라인 상에 적층된 Low-k막(적층물)을 제거하는 적층물 제거 공정을 실시한다. 이 적층물 제거 공정에서는, 도 2에 나타내는 바와 같이, 레이저 가공 장치(10)의 척 테이블(12)로 디바이스 웨이퍼(11)를 그 표면(11a)을 위로 하여 흡인 유지한다.
그리고, 레이저 가공 장치(10)의 도시하지 않는 촬상 유닛으로 디바이스 웨이퍼(11)를 촬상하여, 레이저 가공하여야 할 제1 방향으로 신장하는 분할 예정 라인(13)을 검출하는 얼라이먼트를 실시한다. 이어서, 척 테이블(12)을 90도 회전시키고 나서, 제1 방향과 직교하는 제2 방향으로 신장하는 분할 예정 라인(13)에 대해서도 동일한 얼라이먼트를 실시한다.
얼라이먼트 실시 후, 적층된 Low-k막에 대하여 흡수성을 갖는 파장(예컨대 355 ㎚)의 레이저 빔을 집광기(14)로 집광하여 분할 예정 라인(13)에 조사하고, 척 테이블(12)을 도 2에서 화살표(X1) 방향으로 정해진 가공 이송 속도로 이동시킴으로써, 분할 예정 라인(13)을 따라 레이저 가공홈(16)을 형성하여, 분할 예정 라인(13) 상의 적층된 Low-k막을 제거한다.
본 실시형태의 경우, 집광기(14)로 분할 예정 라인(13) 상에 집광되는 레이저 빔의 빔 스폿 직경을 크게 하여, 후속 공정의 분할 공정에서 사용되는 절삭 블레이드의 날 두께 정도의 폭의 영역에 있어서 적층물인 Low-k막을 제거하는 것이 바람직하다.
척 테이블(12)을 스트리트 피치씩 Y축 방향으로 인덱싱 이송하면서, 모든 제1 방향으로 신장하는 분할 예정 라인(13) 상의 적층된 Low-k막을 제거한다. 이어서, 척 테이블(12)을 90도 회전시키고 나서, 제1 방향으로 신장하는 분할 예정 라인(13)과 직교하는 방향으로 신장하는 분할 예정 라인(13)을 따라 동일한 레이저 가공홈(16)을 형성하여, 분할 예정 라인(13) 상의 적층된 Low-k막을 제거한다.
이 적층물 제거 공정의 레이저 가공 조건은, 예컨대 이하와 같이 설정된다.
광원: YAG 펄스 레이저 또는 YVO4 펄스 레이저
파장: 355 ㎚
평균 출력: 7∼10 W
반복 주파수: 100∼130 ㎑
가공 이송 속도: 70∼100 ㎜/s
적층물 제거 공정 실시 후, 도 3에 나타내는 바와 같이, 디바이스 웨이퍼(11)의 각 디바이스(15)를 둘러싸는 영역에 접착 부재(18)를 개재시키고, 디바이스 웨이퍼(11)의 표면(11a)에 커버 웨이퍼(20)를 점착하여 접합 웨이퍼(25)를 형성하는 접합 웨이퍼 형성 공정을 실시한다.
본 실시형태의 디바이스 웨이퍼(11)는, 그 표면(11a) 상에 복수의 CMOS 이미지 센서 디바이스(15)를 가지고 있기 때문에, 커버 웨이퍼(20)로서는 투명한 유리가 사용된다.
그러나, 본 발명의 칩의 제조 방법에서 사용되는 커버 웨이퍼(20)는 유리로 한정되지 않으며, 예컨대 디바이스(15)가 MEMS 디바이스 등인 경우에는, 커버 웨이퍼(20)를 실리콘 웨이퍼 등으로 형성하도록 하여도 좋다.
접합 웨이퍼 형성 공정 실시 후, 디바이스 웨이퍼(11)의 이면(11b)을 연삭하여 디바이스 웨이퍼(11)를 정해진 두께로 박화하는 이면 연삭 공정을 실시한다. 이 이면 연삭 공정에서는, 도 4에 나타내는 바와 같이, 연삭 장치의 척 테이블(30)로 접합 웨이퍼(25)의 커버 웨이퍼(20)측을 흡인 유지하여, 디바이스 웨이퍼(11)의 이면(11b)을 노출시킨다.
도 4에 있어서, 연삭 유닛(32)의 스핀들(34)의 선단에 고정된 휠 마운트(36)에는, 도시하지 않는 복수의 나사와 같이 연삭 휠(38)이 착탈 가능하게 장착되어 있다. 연삭 휠(38)은, 휠 베이스(40)의 자유단부(하단부)에 복수의 연삭 지석(42)을 환형으로 배치하여 구성되어 있다.
이면 연삭 공정에서는, 척 테이블(30)을 화살표 a로 나타내는 방향으로 예컨대 300 rpm으로 회전시키면서, 연삭 휠(38)을 화살표 b로 나타내는 방향으로 예컨대 6000 rpm으로 회전시키며, 연삭 유닛 이송 기구를 구동시켜 연삭 휠(38)의 연삭 지석(42)을 디바이스 웨이퍼(11)의 이면(11b)에 접촉시킨다.
그리고, 연삭 휠(38)을 정해진 연삭 이송 속도로 하방으로 정해진 양 만큼 연삭 이송한다. 접촉식 또는 비접촉식의 두께 측정 게이지로 디바이스 웨이퍼(11)의 두께를 측정하면서, 디바이스 웨이퍼(11)를 원하는 두께로 연삭한다.
이면 연삭 공정 실시 후, 접합 웨이퍼(25)를 분할 예정 라인(13)을 따라 분할하여 디바이스 칩(15A)의 표면에 커버 플레이트(23)가 배치된 칩을 형성하는 분할 공정을 실시한다. 이 분할 공정을 실시하기 전에, 접합 웨이퍼(25)의 커버 웨이퍼(20)에 점착 테이프(T)를 점착하는 테이프 점착 공정을 실시한다.
그리고, 절삭 장치의 촬상 유닛의 적외선 촬상 소자로 디바이스 웨이퍼(11)를 그 이면(11b)측으로부터 촬상하여, 분할 예정 라인(13)을 검출하는 얼라이먼트를 실시한다. 이 얼라이먼트는, 제1 방향으로 신장하는 분할 예정 라인(13) 및 제1 방향과 직교하는 제2 방향으로 신장하는 분할 예정 라인(13)에 대해서 각각 실시한다.
얼라이먼트 실시 후, 도 5에 나타내는 바와 같이, 절삭 장치의 절삭 블레이드(22)로 접합 웨이퍼(25)를 분할 예정 라인(13)을 따라 절삭하여, 디바이스 칩(15A)의 표면에 커버 플레이트(23)가 설치된 칩으로 분할하는 분할 공정을 실시한다.
도 5에 나타낸 실시형태에서는, 접합 웨이퍼(25)의 커버 웨이퍼(20)에 점착 테이프(T)를 점착하고 있지만, 점착 테이프(T)를 디바이스 웨이퍼(11)의 이면(11b)에 점착하여 분할 공정을 실시하도록 하여도 좋다.
이 경우에는, 커버 웨이퍼(20)가 투명한 유리로 형성되어 있기 때문에, CCD 등의 통상의 촬상 소자로 접합 웨이퍼(25)를 커버 웨이퍼(20)측으로부터 촬상하여 분할 예정 라인(13)을 검출하는 얼라이먼트를 실시할 수 있다.
전술한 실시형태에서는, 접합 웨이퍼(25)를 칩으로 분할하는 분할 공정을 절삭 블레이드(22)로 실시하고 있지만, 레이저 가공 장치에 의해 레이저 가공홈이나 개질층을 디바이스 웨이퍼(11) 및/또는 커버 웨이퍼(20)에 형성한 후, 브레이킹 장치(분할 장치)에 의해 레이저 가공홈 또는 개질층을 분할 기점으로 하여 접합 웨이퍼(25)를 개개의 칩으로 분할하도록 하여도 좋다.
다음에, 도 6 내지 도 9를 참조하여, 본 발명의 제2 실시형태의 칩의 제조 방법에 대해서 설명한다. 본 실시형태는 선다이싱법(Dicing Before Grinding)을 이용한 칩의 제조 방법이다.
도 6의 (A)에 나타내는 적층물 제거 공정에서는, 분할 예정 라인(13)을 따라 복수의 레이저 가공홈(16)을 형성하여, 다음 공정의 절삭홈 형성 공정에서 사용하는 절삭 블레이드의 날 두께 이상의 폭의 영역에 있어서 적층물인 Low-k막(13a)을 제거한다.
그러나, 조사되는 레이저 빔의 빔 스폿 직경을 크게 하여, 1회의 레이저 빔의 조사에 의해 절삭 블레이드의 날 두께 이상의 폭의 영역에 있어서 Low-k막(13a)을 제거하도록 하여도 좋다.
혹은, 대체 실시형태로서, 도 6의 (B)에 나타내는 바와 같이, 다음 공정의 절삭홈 형성 공정에서 사용하는 절삭 블레이드의 표리측면이 위치 부여되는 영역에 분할 예정 라인(13)을 따라 한쌍의 레이저 가공홈(16)을 형성하여, 적층물인 Low-k막(13a)을 제거한다.
이와 같이 적층물 제거 공정을 실시한 후, 도 7의 (A)에 나타내는 바와 같이, 디바이스 웨이퍼(11)의 분할 예정 라인(13)을 따라 절삭 블레이드(22A)로 디바이스 웨이퍼(11)를 절삭하고, 디바이스 웨이퍼(11)에 디바이스 칩(15A)의 마무리 두께(t1)에 이르는 깊이의 절삭홈(24)을 형성하는 절삭홈 형성 공정을 실시한다. 이 절삭홈 형성 공정은, 모든 분할 예정 라인(13)에 대해서 실시한다.
도 6의 (B)에 나타내는 바와 같이, 분할 예정 라인(13)을 따라 한쌍의 레이저 가공홈(16)을 형성한 실시형태에 대해서는, 도 7의 (B)에 나타내는 바와 같이, 절삭 블레이드(22A)의 표리 양면을 레이저 가공홈(16)에 맞추어 절삭하는 절삭홈 형성 공정을 실시함으로써, 절삭하여 운모와 같이 박리된 Low-k막(13a)이 레이저 가공홈(16)에서 분단되어, 디바이스(15)에 악영향을 끼치는 일이 없다.
절삭홈 형성 공정 실시 후, 접합 웨이퍼(25)의 디바이스 웨이퍼(11)의 이면측을 연삭하여 디바이스 웨이퍼(11)를 디바이스 칩의 마무리 두께로 박화하며, 절삭홈(24)을 디바이스 웨이퍼(11)의 이면(11b)에 노출시켜 디바이스 웨이퍼(11)를 개개의 디바이스 칩(15A)으로 분할하는 디바이스 웨이퍼 분할 공정을 실시한다.
이 디바이스 웨이퍼 분할 공정에서는, 도 8에 나타내는 바와 같이, 연삭 장치의 척 테이블(30)로 접합 웨이퍼(25)의 커버 웨이퍼(20)측을 흡인 유지하여, 디바이스 웨이퍼(11)의 이면(11b)을 노출시킨다.
그리고, 척 테이블(30)을 화살표 a로 나타내는 방향으로 예컨대 300 rpm으로 회전시키면서, 연삭 휠(38)을 화살표 b로 나타내는 방향으로 예컨대 6000 rpm으로 회전시키며, 연삭 유닛 이송 기구를 구동시켜 연삭 휠(38)의 연삭 지석(42)을 디바이스 웨이퍼(11)의 이면(11b)에 접촉시킨다. 그리고, 연삭 휠(38)을 정해진 연삭 이송 속도로 하방으로 정해진 양 연삭 이송한다.
디바이스 웨이퍼(11)를 원하는 두께(t1)로 연삭하면, 절삭홈(24)이 디바이스 웨이퍼(11)의 이면(11b)에 노출되며, 디바이스 웨이퍼(11)가 개개의 디바이스 칩(15A)으로 분할된다.
디바이스 웨이퍼(11)의 이면(11b)을 연삭하여, 디바이스 웨이퍼(11)를 개개의 디바이스 칩(15A)으로 분할한 후, 커버 웨이퍼(20)를 분할 예정 라인(13)을 따라 분할하는 커버 웨이퍼 분할 공정을 실시한다. 이 커버 웨이퍼 분할 공정을 실시하기 전에, 접합 웨이퍼(25)의 커버 웨이퍼(20)를 도 9에 나타내는 바와 같이 점착 테이프(T)에 점착한다.
그리고, 절삭 블레이드(22)로 디바이스 웨이퍼(11)의 절삭홈(24)을 통해 커버 웨이퍼(20)를 절삭하여, 디바이스 칩(15A)의 표면에 커버 플레이트(23)가 점착된 칩을 형성한다.
10 : 레이저 가공 장치 11 : 디바이스 웨이퍼
12 : 척 테이블 13 : 분할 예정 라인
14 : 집광기 15 : CMOS 이미지 센서 디바이스
15A : 디바이스 칩 16 : 레이저 가공홈
18 : 접착 부재 20 : 커버 웨이퍼
22, 22A : 절삭 블레이드 23 : 커버 플레이트
24 : 절삭홈 25 : 접합 웨이퍼
38 : 연삭 휠 42 : 연삭 지석

Claims (2)

  1. 표면에 디바이스를 구비한 디바이스 칩과 상기 디바이스 칩의 표면에 배치된 커버 플레이트를 포함하는 커버를 갖는 칩의 제조 방법으로서,
    표면에 형성된 교차하는 복수의 분할 예정 라인으로 구획된 각 영역에 각 디바이스가 형성된 디바이스 웨이퍼를 준비하는 디바이스 웨이퍼 준비 공정과,
    상기 디바이스 웨이퍼의 상기 분할 예정 라인을 따라 레이저 빔을 조사하여 상기 분할 예정 라인 상에 적층된 적층물을 제거하는 적층물 제거 공정과,
    상기 적층물 제거 공정을 실시한 후, 상기 디바이스 웨이퍼의 상기 각 디바이스를 둘러싸는 영역에 접착 부재를 개재시키면서 상기 각 디바이스에는 상기 접착 부재를 개재시키지 않고, 상기 디바이스 웨이퍼의 표면에 커버 웨이퍼를 점착하여 접합 웨이퍼를 형성하는 접합 웨이퍼 형성 공정과,
    상기 적층물 제거 공정을 실시한 후, 상기 디바이스 웨이퍼의 상기 분할 예정 라인을 따라 절삭 블레이드로 상기 디바이스 웨이퍼를 절삭하여, 상기 디바이스 칩의 마무리 두께에 이르는 깊이의 절삭홈을 형성하는 절삭홈 형성 공정과,
    상기 절삭홈 형성 공정을 실시한 후, 상기 접합 웨이퍼를 상기 분할 예정 라인에 따라 분할하여 디바이스 칩의 표면에 커버 플레이트가 배치된 복수의 커버를 갖는 칩을 형성하는 분할 공정
    을 포함하고,
    상기 분할 공정은,
    상기 접합 웨이퍼 형성 공정을 실시한 후, 상기 접합 웨이퍼를 구성하는 상기 디바이스 웨이퍼의 이면측을 연삭하여 상기 디바이스 칩의 마무리 두께로 박화하며, 상기 절삭홈을 상기 디바이스 웨이퍼의 이면에 노출시켜 상기 디바이스 웨이퍼를 개개의 디바이스 칩으로 분할하는 디바이스 웨이퍼 분할 공정과,
    상기 분할 예정 라인을 따라 상기 커버 웨이퍼를 분할하는 커버 웨이퍼 분할 공정
    을 포함하는 것을 특징으로 하는 커버를 갖는 칩의 제조 방법.
  2. 삭제
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