KR20150103942A - 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지 - Google Patents

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KR20150103942A
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Abstract

본 발명은 반도체 제조 공정 중 발생하는 뒤틀림이나 휨 현상(warpage)을 방지할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
이를 위해 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 적어도 2개의 반도체 다이를 준비하는 단계(A), 인터포저를 준비하는 단계(B), 상기 적어도 2개의 반도체 다이를 상기 인터포저 상에 본딩하는 단계(C), 상기 인터포저와 적어도 2개의 반도체 다이 사이로 언더필을 충진하는 단계(D) 및 상기 적어도 2개의 반도체 다이 사이의 언더필의 적어도 일부를 제거하는 단계(E)를 포함한다.

Description

반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지{Method for fabricating semiconductor package and semiconductor package using the same}
본 발명은 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 패키지를 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 패키지를 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 다이의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나 반도체 패키지에서 반도체 다이를 구성하는 실리콘의 열팽창 계수 대비, 반도체 다이에 충진되는 언더필 물질의 열팽창 계수의 차이로 인하여 휘어지는 휨 현상(warpage)이 발생한다. 이러한 휨 현상은 반도체 패키지의 신뢰성을 저하시키고, 나아가 반도체 디바이스의 동작에 치명적인 결함을 일으키는 원인이 되기도 한다.
국내등록특허공보 제10-1153000호(20120529)
본 발명은 반도체 제조 공정 중 발생하는 뒤틀림이나 휨 현상(warpage)을 방지할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 적어도 2개의 반도체 다이를 준비하는 단계(A), 인터포저를 준비하는 단계(B), 상기 적어도 2개의 반도체 다이를 상기 인터포저 상에 본딩하는 단계(C), 상기 인터포저와 적어도 2개의 반도체 다이 사이로 언더필을 충진하는 단계(D) 및 상기 적어도 2개의 반도체 다이 사이의 언더필의 적어도 일부를 제거하는 단계(E)를 포함한다.
상기 A단계는, 웨이퍼 하면에 다수의 범프를 형성하는 단계(A-1) 및 상기 웨이퍼를 적어도 2개의 반도체 다이로 분리되도록 소잉하는 단계(A-2)를 포함할 수 있다.
상기 B단계는 기판 상면으로부터 소정 깊이로 관통 전극을 형성하는 단계(B-1)를 포함할 수 있다.
상기 B단계는 상기 기판 상면에 유전층을 형성하는 단계(B-2) 및 상기 유전층 내부에 상기 관통 전극에 전기적으로 연결되도록 재배선층을 형성하는 단계(B-3)를 더 포함할 수 있다.
상기 B단계는 상기 재배선층에 전기적으로 연결되며, 상기 유전층 상부로 노출되도록 언더 범프 메탈(UBM)을 형성하는 단계(B-4)를 더 포함할 수 있다.
상기 기판은 실리콘 또는 글래스일 수 있다.
상기 C단계에서, 상기 범프는 상기 언더 범프 메탈(UBM)에 본딩될 수 있다.
상기 E단계에서 상기 적어도 2개의 반도체 다이 사이의 언더필은 레이저 식각을 통해 제거될 수 있다.
상기 E단계에서는 상기 반도체 다이의 두께 대비 60% 내지 70%의 상기 적어도 2개의 반도체 다이 사이의 언더필을 제거할 수 있다.
상기 적어도 2개의 반도체 다이와 상기 인터포저를 함께 인캡슐란트로 인캡슐레이션하는 단계(F)를 더 포함할 수 있다.
상기 인캡슐란트, 언더필 및 적어도 2개의 반도체 다이의 상면을 그라인딩하는 제1그라인딩 단계(G-1) 및 상기 관통 전극이 노출되도록 상기 기판의 하면을 그라인딩하는 제2그라인딩 단계(G-2)를 더 포함할 수 있다.
노출된 상기 관통 전극에 제1솔더볼을 부착하는 단계(H)를 더 포함할 수 있다.
부착된 상기 제1솔더볼을 회로 기판에 상면에 실장하는 단계(I)를 더 포함할 수 있다.
상기 회로 기판에 하면에 제2솔더볼을 부착하는 단계(J)를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 기판에 형성된 관통 전극, 상기 관통 전극에 전기적으로 연결되도록 상기 기판 상부에 형성된 재배선층 및 상기 재배선층을 보호하는 유전층을 포함하는 인터포저, 상기 재배선층에 전기적으로 접속하도록 상기 인터포저 상부에 실장된 적어도 2개의 반도체 다이 및
상기 인터포저와 적어도 2개의 반도체 다이 사이에 충진된 언더필을 포함하고, 상기 적어도 2개의 반도체 다이 사이의 언더필의 적어도 일부는 제거된다.
상기 인터포저는 상기 재배선층에 전기적으로 연결되며, 상기 유전층 상부로 노출되도록 형성된 언더 범프 메탈(UBM)을 더 포함할 수 있다.
상기 적어도 2개의 반도체 다이는 하면에 형성된 다수의 범프를 포함하고, 상기 다수의 범프는 상기 언더 범프 메탈(UBM)에 본딩될 수 있다.
상기 적어도 2개의 반도체 다이 사이의 언더필은 레이저 식각을 통해 제거될 수 있다.
상기 적어도 2개의 반도체 다이 사이의 언더필은 상기 반도체 다이의 두께 대비 30% 내지 40%로 잔존할 수 있다.
상기 적어도 2개의 반도체 다이를 인캡슐레이션하는 인캡슐란트를 더 포함할 수 있다.
상기 언더필이 제거된 영역에는 상기 인캡슐란트가 채워질 수 있다.
상기 기판은 실리콘 또는 글래스일 수 있다.
상기 인터포저의 하면으로 노출된 관통전극은 제1솔더볼을 통해 회로 기판에 전기적으로 접속될 수 있다.
본 발명에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지는 반도체 제조 공정 중 발생하는 뒤틀림이나 휨 현상(warpage)을 방지할 수 있다.
도 1 내지 도 5a 및 도 6 내지 9는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 반도체 패키지에서, 반도체 다이 사이 영역을 확대한 부분 확대도이다.
도 5c는 도 4의 반도체 패키지와 도 5a의 반도체 패키지의 휨 현상(warpage)을 분석한 그래프이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 더불어, 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 더욱이, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 단계, 동작, 부재, 요소, 수치 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 단계, 동작, 부재, 요소, 수치 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
다음은 도 1 내지 도 5a 및 도 6 내지 9를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 설명한다.
도 1 내지 도 5a 및 도 6 내지 9는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
우선, 도 1에 도시된 바와 같이, 웨이퍼(110)의 하면에 다수의 범프(11, 12)를 형성한다. 여기서, 상기 범프(11, 12)는 카파 필러(11) 및 그것의 단부에 형성된 솔더 캡(12)으로 형성된다.
이후, 도 2에 도시된 바와 같이, 상기 웨이퍼(110)는 소잉 공정을 거쳐 다수의 반도체 다이(111, 112, 113)로 분리된다. 여기서 상기 소잉 공정은 소잉 장비(예를 들면, 블레이드 혹은 레이저 드릴링)를 통해 이루어질 수 있다.
상기 다수의 반도체 다이(111, 112, 113)는 통상의 메모리, GPU(Graphics Processing Unit), CPU(Central Processing Unit) 및 그 등가물일 수 있다. 그러나 이러한 종류로 본 발명이 한정되지 않는다.
이후, 도 3을 참조하면, 반도체 다이(111, 112, 113)는 인터포저(120) 상에 실장된다.
여기서, 상기 인터포저(120)는 기판(121), 관통전극(122), 유전층(123), 재배선층(RDL, Re-Distribution Layer)(124) 및 언더 범프 메탈(UBM, Under Bump Metallurgy)(125)을 포함한다.
상기 기판(121)은 평평한 상면 및 하면을 갖는 실리콘, 글라스 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 이로써 본 발명이 한정되지 않는다.
상기 관통전극(122)은 상기 기판(121)의 상면으로부터 소정 깊이로 형성될 관통 홀에 도전성 재료를 충진하여 형성될 수 있다. 즉, 상기 관통 전극(122)의 관통홀은 레이저 드릴(Laser Drill) 또는 화학적 에칭 등의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
여기서, 상기 관통전극(122)은 구리(Cu), 금(Au), 은(Ag) 및 알루미늄(Al) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질의 도전성 재료가 충진되어 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 또한, 상기 관통전극(122)은 물리 기상 증착법(PVD: Physical Vapor Deposition), 화학 기상 증착법(CVD: Chemical Vapor Deposition) 및 전해 또는 무전해 방식의 도금법 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 물론, 도시하지는 않았으나, 상기 관통전극(122)의 내벽에는 절연막이 충진될 수 있다.
상기 유전층(123)은 상기 재배선층(124)을 외부로부터 보호하도록 폴리이미드(PI, polyimide), BCB(Benzo CycloButene), PBO(Poly Benz Oxazole) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
여기서, 상기 재배선층(124)은 상기 관통전극(122)의 일측에 전기적으로 접속하여 있으며, 구리(Cu), 금(Au), 은(Ag), 니켈(Ni) 또는 그 등가물로 형성될 수 있다. 또한, 상기 언더 범프 메탈(125)은 재배선층(124)의 일측에 전기적으로 접속하여, 유전층(123)의 외부로 노출되도록 형성되며, 구리(Cu), 금(Au), 은(Ag), 니켈(Ni) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
즉, 상기 반도체 다이(111, 112, 113)의 범프(11, 12)가 언더 범프 메탈(125)에 기계적 및 전기적으로 접속한다. 물론, 상기 범프(11, 12)는 통상의 솔더 범프를 포함할 수도 있으며, 범프(11, 12)와 언더 범프 메탈(125)의 상면에는 범프(11, 12)의 접속이 용이하도록 솔더(미도시)가 미리 형성될 수도 있다. 이와 같이 하여, 반도체 다이(111, 112, 113)는 결국 인터포저(120)에 구비된 재배선층(124) 및 관통전극(122)에 전기적으로 접속된다.
이후, 도 4를 참조하면, 상기 반도체 다이(111, 112, 113)와 인터포저(120) 사이에는 언더필(Underfill)(13)이 충진된다.
상기 언더필(13)은 반도체 패키지 제조 공정상에서 발생하는 기계적 충격 및 부식과 같은 외부의 영향으로부터 범프 접합부를 보호한다. 여기서, 상기 언더필(13)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서, 그 재질을 한정하는 것은 아니다.
상기 언더필(13)은 모세관 현상(Capillary)을 통해, 상기 반도체 다이(111, 112, 113)와 인터포저(120) 사이 공간으로 유동하게 되며, 반도체 다이(111, 112, 113)의 사이에 형성된 공간을 채우게 된다.
이후, 도 5a를 참조하면, 상기 반도체 다이(111, 112, 113) 사이에 충진된 언더필(13)의 일부는 제거되어, 홈(14)을 형성한다.
여기서, 상기 홈(14)은 레이저 빔, 레이저 드릴링 공정 등의 레이저 식각으로 형성될 수도 있으며, 드릴링 공정 등에 의하여 형성될 수 도 있다. 다만, 기계적인 공정을 통해 홈(14)을 형성할 경우, 반도체 다이(111, 112, 113) 사이에 파티클이 형성되며, 잔존하는 언더필(13)에 크랙이 발생할 가능성이 크므로 레이저 식각을 통해 상기 홈(14)을 형성하는 것이 바람직하다.
여기서, 도 5a에 도시된 홈(14)은 설명의 편의를 위하여, 단순 도시하였을뿐, 이러한 형상으로 홈(14)이 형성되는 것으로 본 발명을 한정하지 않는다.
도 5b는 본 발명의 일 실시예에 따른 반도체 패키지에서, 반도체 다이 사이 영역을 확대한 부분 확대도이다.
다만, 레이저 식각으로 홈(14)을 형성할 경우, 도 5b에 도시된 바와 같이, 상기 홈(14)은 역 삼각형으로 깊이가 깊어질수록 너비가 감소한다.
여기서, 상기 홈(14)의 깊이가 깊을수록 반도체 제조 공정 중 발생하는 뒤틀림이나 휨 현상(warpage)을 효과적으로 방지할 수 있지만, 홈(14)의 깊이가 깊어질수록 양측에 배치된 반도체 다이(111,112)가 손상될 가능성이 있으므로 홈(14)의 깊이(D2)는 반도체 다이(111, 112)의 높이(D1)의 대략 60% 내지 70%로 형성되는 것이 바람직하다. 즉, 달리 말하면, 잔존하는 언더필(13)의 높이는 반도체 다이(111, 112)의 높이(D1)의 대략 30% 내지 40%로 형성되는 것이 바람직하다.
도 5c는 도 4의 반도체 패키지와 도 5a의 반도체 패키지의 휨 현상(warpage)을 분석한 그래프이다.
도 5c에 도시된 A의 그래프는 도 4에 도시된 반도체 패키지의 휨 현상(warpage)을 분석한 것이며, B의 그래프는 도 5a에 도시된 반도체 패키지의 휨 현상을 분석한 것이다. 즉, 상세히 설명하면, A의 그래프는 반도체 다이(111, 112, 113) 사이의 언더필(13)을 제거하지 않은 반도체 패키지의 휨 현상을 분석한 것이며, B의 그래프는 반도체 다이(111, 112, 113) 사이의 언더필(13)의 일부를 제거한 반도체 패키지의 휨 현상을 분석한 것이다.
즉, 도 5c에 도시된 바와 같이, 반도체 다이(111, 112, 113) 사이의 언더필(13)의 일부를 제거한 반도체 패키지는 언더필(13)을 제거하지 않은 반도체 패키지에 비해 반도체 패키지의 휨 현상(warpage)이 감소함을 확인할 수 있다.
이후, 도 6을 참조하면, 상기 반도체 다이(111, 112, 113)와 인터포저(120)를 함께 인캡슐란트(15)로 인캡슐레이션한다. 또한, 인터포저(120)의 하면에는 접착부재(16)를 통해 웨이퍼 지지수단(WSS, Wafer Support System)(17)이 부착된다.
상기 인캡슐란트(15)는 상기 반도체 다이(111, 112, 113)와 인터포저(120)를 완전히 봉지하여 이들이 외부의 충격 및 산화로부터 손상되지 않도록 보호한다. 여기서, 상기 인캡슐란트(15)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(15)의 재질을 한정하는 것은 아니다.
여기서, 상기 접착 부재(16)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다. 또한, 상기 웨이퍼 지지수단(17)은 글래스 또는 실리콘 블럭체 등으로 이루어질 수 있으나, 여기서 그 종류를 한정하는 것은 아니다.
이후, 도 7을 참조하면, 상기 반도체 다이(111, 112, 113)의 상면을 일정 두께만큼 제1그라인딩하여 불필요한 부분을 제거한다. 여기서, 제1그리인딩 공정의 그라인딩 공정은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 본 발명에서 상기 그라인딩 방법을 한정하는 것은 아니다. 물론, 상기 반도체 다이(111, 112, 113)의 액티브층(미도시)이 외부로 노출되는 것은 아니다. 여기서, 상기 제1그라인딩으로 상기 반도체 다이(111, 112, 113) 사이의 언더필(13)이 외부로 노출되지 않는 것이 바람직하다. 즉, 상기 제1그라인딩으로 상기 반도체 다이(111, 112, 113) 사이의 인캡슐레이션(15)의 일부만 제거된다.
이후, 도 8을 참조하면, 상기 인터포저(120)의 하면을 일정 두께만큼 제2그라인딩하여, 관통전극(122)이 노출되도록 기판(121)의 불필요한 부분을 제거한다. 물론, 제2그라인딩 공정의 그라인딩 공정은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 본 발명에서 상기 그라인딩 방법을 한정하는 것은 아니다. 여기서, 상기 웨이퍼 지지수단(17)은 인터포저(120)의 하면에서 떨어지며, 상기 반도체 다이(111, 112, 113)의 상면에 접착부재(16)를 통해 부착된다.
이후, 도 9를 참조하면, 제2그라인딩 공정으로 노출된 관통전극(122)에는 제1솔더볼(18) 각각을 부착한다. 여기서, 상기 제1솔더볼(18)은 납/주석(Pb/Sn), 납 없는 주석(Leadless Sn) 등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
이후, 도 10을 참조하면, 제1솔더볼(18)이 부착되어 형성된 반도체 패키지를 제1반도체 패키지(100), 제2반도체 패키지(100') 및 제3반도체 패키지(100")로 분리되도록 소잉 공정을 수행한다. 여기서 상기 소잉 공정은 소잉 장비(예를 들면, 블레이드 혹은 레이저 드릴링)를 통해 이루어질 수 있다. 물론, 소잉 공정에서 상술한 접착부재(16) 및 웨이퍼 지지수단(17)은 제거된다.
이와 같이 하여, 본 발명에 따른 반도체 패키지(100)는 예를 들면 플립칩 형태로 완성된다. 따라서, 이러한 플립칩 형태의 반도체 패키지(100)는 통상의 반도체 디바이스용 또는 반도체 패키지용 회로기판에 실장된다. 물론, 본 발명에 따른 반도체 패키지는 그대로 마더 보드 또는 메인 보드 등에 실장 될 수도 있다.
이후, 도 11을 참조하면, 낱개로 분리된 제1반도체 패키지(100)는 상기 제1솔더볼(18)을 통해 회로기판(200)에 실장된다. 또한, 인터포저(120)의 하면과 상기 회로기판(200)의 상면 사이에는 언더필(240)이 충진 후 경화되어 반도체 패키지를 형성한다.
여기서, 상기 언더필(240)은 상술한 언더필(13)과 동일한 재질로 구성될 수 있으므로, 여기서 상세한 설명은 생략한다.
여기서, 상기 회로기판(200)은 상호 간 전기적으로 연결된 회로패턴(211)을 포함하는 절연 몸체(210), 상기 회로패턴과 전기적으로 연결된 제2솔더볼(220) 및 절연 몸체(210)의 상면에 실장된 수동 소자(230)를 포함한다. 물론, 제2솔더볼(220)은 외부 기기(미도시)에 전기적으로 연결되고, 상기 제1솔더볼(18)과 대략 동일한 재질 및 동일한 방법을 통하여 형성될 수 있다. 이때, 제2솔더볼(220)은 제1솔더볼(18)에 비하여 상대적으로 넓은 직경을 갖도록 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
또한, 상술한 바와 같이 플립칩 제1반도체 패키지(100)의 제1솔더볼(18)은 회로기판(200)의 회로패턴(211)에 전기적으로 접속된다.
본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
11; 카파 필러 12; 솔더 캡
13, 240; 언더필 14; 홈
15; 인캡슐레이션 16; 접착부재
17; 웨이퍼 지지 수단(WSS) 18, 220; 솔더볼
100; 반도체 패키지
110; 웨이퍼 111, 112, 113; 반도체 다이
120; 인터포저 121; 기판
122; 관통전극 123; 유전층
124; 재배선층 125; 언더 범프 메탈
200; 회로기판
210; 절연 몸체 211; 회로 패턴
230; 수동 소자

Claims (23)

  1. 적어도 2개의 반도체 다이를 준비하는 단계(A);
    인터포저를 준비하는 단계(B);
    상기 적어도 2개의 반도체 다이를 상기 인터포저 상에 본딩하는 단계(C);
    상기 인터포저와 적어도 2개의 반도체 다이 사이로 언더필을 충진하는 단계(D); 및
    상기 적어도 2개의 반도체 다이 사이의 언더필의 적어도 일부를 제거하는 단계(E)를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제 1항에 있어서,
    상기 A단계는,
    웨이퍼 하면에 다수의 범프를 형성하는 단계(A-1); 및
    상기 웨이퍼를 적어도 2개의 반도체 다이로 분리되도록 소잉하는 단계(A-2)를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제 2항에 있어서,
    상기 B단계는
    기판 상면으로부터 소정 깊이로 관통 전극을 형성하는 단계(B-1)를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 제 3항에 있어서,
    상기 B단계는
    상기 기판 상면에 유전층을 형성하는 단계(B-2) 및 상기 유전층 내부에 상기 관통 전극에 전기적으로 연결되도록 재배선층을 형성하는 단계(B-3)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제 4항에 있어서,
    상기 B단계는
    상기 재배선층에 전기적으로 연결되며, 상기 유전층 상부로 노출되도록 언더 범프 메탈(UBM)을 형성하는 단계(B-4)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 4항에 있어서,
    상기 기판은 실리콘 또는 글래스인 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 5항에 있어서,
    상기 C단계에서,
    상기 범프는 상기 언더 범프 메탈(UBM)에 본딩되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제 1항에 있어서,
    상기 E단계에서
    상기 적어도 2개의 반도체 다이 사이의 언더필은 레이저 식각을 통해 제거되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제 8항에 있어서,
    상기 E단계에서는
    상기 반도체 다이의 두께 대비 60% 내지 70%의 상기 적어도 2개의 반도체 다이 사이의 언더필을 제거하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제 5항에 있어서,
    상기 적어도 2개의 반도체 다이와 상기 인터포저를 함께 인캡슐란트로 인캡슐레이션하는 단계(F)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 제 10항에 있어서,
    상기 인캡슐란트, 언더필 및 적어도 2개의 반도체 다이의 상면을 그라인딩하는 제1그라인딩 단계(G-1) 및
    상기 관통 전극이 노출되도록 상기 기판의 하면을 그라인딩하는 제2그라인딩 단계(G-2)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 제 11항에 있어서,
    노출된 상기 관통 전극에 제1솔더볼을 부착하는 단계(H)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  13. 제 12항에 있어서,
    부착된 상기 제1솔더볼을 회로 기판에 상면에 실장하는 단계(I)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 제 13항에 있어서,
    상기 회로 기판에 하면에 제2솔더볼을 부착하는 단계(J)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  15. 기판에 형성된 관통 전극, 상기 관통 전극에 전기적으로 연결되도록 상기 기판 상부에 형성된 재배선층 및 상기 재배선층을 보호하는 유전층을 포함하는 인터포저;
    상기 재배선층에 전기적으로 접속하도록 상기 인터포저 상부에 실장된 적어도 2개의 반도체 다이; 및
    상기 인터포저와 적어도 2개의 반도체 다이 사이에 충진된 언더필을 포함하고,
    상기 적어도 2개의 반도체 다이 사이의 언더필의 적어도 일부는 제거된 것을 특징으로 하는 반도체 패키지.
  16. 제 15항에 있어서,
    상기 인터포저는 상기 재배선층에 전기적으로 연결되며, 상기 유전층 상부로 노출되도록 형성된 언더 범프 메탈(UBM)을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 적어도 2개의 반도체 다이는 하면에 형성된 다수의 범프를 포함하고, 상기 다수의 범프는 상기 언더 범프 메탈(UBM)에 본딩된 것을 특징으로 하는 반도체 패키지.
  18. 제 16항에 있어서,
    상기 적어도 2개의 반도체 다이 사이의 언더필은 레이저 식각을 통해 제거된 것을 특징으로 하는 반도체 패키지.
  19. 제 18항에 있어서,
    상기 적어도 2개의 반도체 다이 사이의 언더필은 상기 반도체 다이의 두께 대비 30% 내지 40%로 잔존함을 특징으로 하는 반도체 패키지.
  20. 제 15항에 있어서,
    상기 적어도 2개의 반도체 다이를 인캡슐레이션하는 인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  21. 제 20항에 있어서,
    상기 언더필이 제거된 영역에는 상기 인캡슐란트가 채워진 것을 특징으로 하는 반도체 패키지.
  22. 제 15항에 있어서,
    상기 기판은 실리콘 또는 글래스인 것을 특징으로 하는 반도체 패키지.
  23. 제 15항에 있어서,
    상기 인터포저의 하면으로 노출된 관통전극은 제1솔더볼을 통해 회로 기판에 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
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