KR20090097721A - 스택 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 스택 패키지는, 일면 및 타면으로부터 상호 연결되도록 관통된 다수의 제1 및 제2비아홀이 구비되고, 상기 일면 및 타면에 각각 제1 및 제2회로가 형성된 제1반도체 칩; 상기 제1반도체 칩의 제1 및 제2비아홀 내에 각각 상기 제1 및 제2회로와 전기적으로 연결됨과 아울러 상호 전기적으로 연결되도록 매립된 제1 및 제2도전막; 상기 제1반도체 칩의 타면 상에 부착되며, 상기 제2도전막과 전기적으로 연결되도록 제3도전막이 매립된 제3비아홀이 구비되며, 상기 부착면의 반대면에 제3회로가 형성된 제2반도체 칩; 및 상기 제1반도체 칩의 일면 상에 부착되며, 상기 제1도전막과 전기적으로 연결되도록 제4도전막이 매립된 제4비아홀이 구비된 더미 반도체 칩을 포함한다.

Description

스택 패키지 및 그의 제조 방법{Stack package and method for fabricating the same}
본 발명은 스택 패키지 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 고집적화되고 전체 높이를 줄일 수 있는 스택 패키지 및 그의 제조 방법에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩 또는 반도체 패키지를 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩 또는 반도체 패키지들을 스택하여 형성하는 방법으로 형성하며, 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 금속 와이어, 범프 또는 관통 전극 등을 통하여 전기적으로 연결된다.
한편, 상기 스택 패키지는 다수의 반도체 칩들로 이루어지고, 재배선 등의 반도체 소자 형성 공정이 일괄적으로 완료된 다수의 웨이퍼를 스택한 후, 개별 반도체 칩 레벨로 절단하는 방법으로 형성할 수 있다.
그러나, 상기 웨이퍼에서 분리된 다수의 반도체 칩을 이용한 스택 패키지나 상기 웨이퍼 레벨에서 직접 웨이퍼를 스택하여 형성하는 스택 패키지는 상기 반도체 칩 상에 회로를 형성하는 일반적인 방법에 의해 일면에만 회로가 구성된 반도체 칩으로 형성할 수밖에 없다.
또한, 두께가 낮은 스택 패키지를 형성하기 위하여 상기 다수의 반도체 칩으로 이루어진 웨이퍼에 백그라인딩 공정을 실시함으로 인하여 상기 웨이퍼를 핸들링하기 어렵다.
본 발명은 고집적화되고 전체 높이를 줄일 수 있는 스택 패키지 및 그의 제조 방법을 제공한다.
본 발명에 따른 스택 패키지는, 일면 및 타면으로부터 상호 연결되도록 관통된 다수의 제1 및 제2비아홀이 구비되고, 상기 일면 및 타면에 각각 제1 및 제2회 로가 형성된 제1반도체 칩; 상기 제1반도체 칩의 제1 및 제2비아홀 내에 각각 상기 제1 및 제2회로와 전기적으로 연결됨과 아울러 상호 전기적으로 연결되도록 매립된 제1 및 제2도전막; 상기 제1반도체 칩의 타면 상에 부착되며, 상기 제2도전막과 전기적으로 연결되도록 제3도전막이 매립된 제3비아홀이 구비되며, 상기 부착면의 반대면에 제3회로가 형성된 제2반도체 칩; 및 상기 제1반도체 칩의 일면 상에 부착되며, 상기 제1도전막과 전기적으로 연결되도록 제4도전막이 매립된 제4비아홀이 구비된 더미 반도체 칩을 포함한다.
상기 제1 내지 제3회로 상에 각각 형성된 제1 내지 제3절연막을 더 포함한다.
상기 제1 내지 제4도전막은 구리(Cu) 또는 알루미늄(Al)으로 형성하거나 상기 구리 또는 알루미늄을 포함하는 합금으로 이루어진다.
상기 더미 반도체 칩의 부착면의 반대면에 상기 각 제1도전막과 전기적으로 연결되도록 형성된 재배선을 더 포함한다.
상기 더미 반도체 칩의 부착면의 반대면에 상기 재배선의 일부분들을 노출시키도록 형성된 마스크를 더 포함한다.
상기 노출된 재배선과 전기적으로 연결되도록 형성된 외부접속단자를 더 포함한다.
상기 제1 및 제2반도체 칩과 더미 반도체 칩을 감씨도록 형성된 캡핑막을 더 포함한다.
또한, 본 발명에 따른 스택 패키지의 제조 방법은, 일면에 제1회로가 형성된 다수의 제1반도체 칩으로 이루어진 제1웨이퍼의 상기 각 제1반도체 칩 일면으로 일부 깊이를 갖는 다수의 제1비아홀을 형성하는 단계; 상기 제1비아홀들 내에 상기 제1회로와 전기적으로 연결되도록 제1도전막을 매립하는 단계; 상기 제1웨이퍼의 일면 상에 더미 웨이퍼를 부착하는 단계; 상기 제1웨이퍼의 타면에 제2회로를 형성하는 단계; 상기 제1웨이퍼의 타면으로 상기 제1도전막이 노출되도록 제2비아홀들을 형성하는 단계; 상기 제2비아홀들 내에 상기 제2회로 및 상기 제1도전막과 전기적으로 연결되도록 제2도전막을 매립하는 단계; 상기 제1웨이퍼의 타면 상에 제2웨이퍼를 부착하는 단계; 상기 제2웨이퍼의 부착면의 반대면에 제3회로를 형성하여 다수의 제2반도체 칩을 형성하는 단계; 상기 제2웨이퍼에 상기 제2도전막이 노출되도록 제3비아홀을 형성하는 단계; 상기 제3비아홀 내에 상기 제3회로 및 상기 제2도전막과 전기적으로 연결되도록 제3도전막을 매립하는 단계; 상기 더미 웨이퍼에 상기 제1도전막이 노출되도록 제4비아홀을 형성하는 단계; 및 상기 제4비아홀 내에 상기 제1도전막과 전기적으로 연결되도록 제4도전막을 형성하는 단계를 포함한다.
상기 제1비아홀을 형성하는 단계 전, 상기 제1회로 상에 제1절연막을 형성하는 단계를 더 포함한다.
상기 더미 웨이퍼를 부착하는 단계 후, 그리고, 상기 제2회로를 형성하는 단계 전, 상기 제1웨이퍼의 타면을 백그라인딩하는 단계를 더 포함한다.
상기 백그라인딩하는 단계는 상기 제1도전막이 노출되지 않도록 수행한다.
상기 제2회로를 형성하는 단계 후, 그리고, 상기 제2비아홀을 형성하는 단계 전, 상기 제2회로 상에 제2절연막을 형성하는 단계를 더 포함한다.
상기 제2웨이퍼를 부착하는 단계 후, 그리고, 상기 제3회로를 형성하는 단계 후, 상기 제2웨이퍼의 부착면의 반대면에 백그라인딩 공정을 수행하는 단계를 더 포함한다.
상기 제3회로를 형성하는 단계 후, 그리고, 상기 제3비아홀을 형성하는 단계 전, 상기 제3회로 상에 제3절연막을 형성하는 단계를 더 포함한다.
상기 제3도전막을 매립하는 단계 후, 상기 제4비아홀을 형성하는 단계 전, 상기 더미 웨이퍼를 백그라인딩하는 단계를 더 포함한다.
상기 제4도전막을 형성하는 단계 후, 상기 더미 웨이퍼의 부착면의 반대면에 상기 각 제4도전막과 전기적으로 연결되도록 재배선을 형성하는 단계를 더 포함한다.
상기 재배선을 형성하는 단계 후, 상기 더미 웨이퍼의 부착면의 반대면에 상기 제4도전막의 일부분들이 노출되도록 마스크를 형성하는 단계를 더 포함한다.
상기 마스크를 형성하는 단계 후, 상기 노출된 제4도전막 부분에 외부접속단자를 형성하는 단계를 더 포함한다.
상기 제4도전막을 형성하는 단계 후, 상기 스택된 웨이퍼들을 칩 레벨로 쏘잉하는 단계를 더 포함한다.
상기 제4도전막을 형성하는 단계 후, 상기 제1 및 제2반도체 칩과 더미 반도체 칩을 감싸도록 형성된 캡핑막 형성하는 단계를 더 포함한다.
상기 제1 내지 제4도전막은 구리(Cu) 또는 알루미늄(Al)으로 형성하거나 상기 구리 또는 알루미늄을 포함하는 합금으로 형성한다.
본 발명은 스택되는 반도체 칩의 일면 및 타면에 반도체 회로를 구성함으로써 스택 패키지의 고집적화를 구현할 수 있고, 스택 패키지의 전체 높이를 줄일 수 있다.
또한, 본 발명은 웨이퍼를 스택함과 아울러 반도체 소자의 제조 공정을 수행함으로써 스택 패키지에 다른 소자를 형성하여 SIP(System in package) 또는 SIC(System in chip)을 구성할 수 있으며, 웨이퍼의 핸들링이 용이하다.
이하에서는, 본 발명의 실시예에 따른 스택 패키지 및 그의 제조 방법을 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 도면이다.
도시된 바와 같이, 본 발명에 따른 스택 패키지는 제1 및 제2도전막(130a, 130b)이 형성된 제1반도체 칩(100), 제3도전막(130c)이 구비된 제2반도체 칩(150) 및 제4도전막(130d)이 형성된 더미 반도체 칩(140)들이 상기 제1 내지 제4도전막(130a, 130b, 130c, 130d)들이 전기적으로 연결되도록 스택되어 이루어진다. 상기 제1내지 제4도전막(130a, 130b, 130c, 130d)은 구리(Cu) 또는 알루미늄(Al)으로 형성하거나 상기 구리 또는 알루미늄을 포함하는 합금으로 이루어진다.
자세하게, 상기 제1반도체 칩(100)은 일면 및 타면에 각각 반도체 칩 제조 공정에 의해 형성된 제1 및 제2회로(110a, 110b)가 구비되며, 상기 일면 및 타면으로부터 상호 연결되도록 관통된 다수의 제1 및 제2비아홀(V1, V2)이 구비된다. 상 기 제1반도체 칩(100)의 상기 제1 및 제2회로(110a, 110b) 상에는 제1 및 제2절연막(120a, 120b)이 형성된다. 상기 제1반도체 칩(100)의 제1 및 제2비아홀(V1, V2) 내에는 상기 제1 및 제2회로(110a, 110b)와 각각 전기적으로 연결되도록 함과 아울러 상호 전기적으로 연결되도록 매립된 제1 및 제2도전막(130a, 130b)이 각각 형성된다. 상기 제1 및 제2도전막(130a, 130b)은 상기 제1 및 제2비아홀(V1, V2)을 포함하여 상기 제1 및 제2절연막(120a, 120b)의 높이까지 형성된다. 상기 제1반도체 칩(100)은 일면 및 타면에 각각 제1 및 제2회로(110a, 110b)의 형성이 가능하도록 10 ∼ 100㎛의 두께를 갖는다.
상기 제1반도체 칩(100)의 타면 상에는 상기 제2비아홀(V2)과 대응하는 부분에 제3비아홀(V3)이 구비되며, 상기 제1반도체 칩(100)과의 부착면의 반대면에 제3회로(110c)가 형성된 제2반도체 칩(150)이 부착된다. 상기 제3회로(110c) 상에는 제3절연막(120c)이 형성되며, 상기 제3비아홀(V3)의 내부에는 상기 제3회로(110c) 및 상기 제2도전막(130b)과 전기적으로 연결되도록 상기 제3절연막(120c)의 높이까지 제3도전막(130c)이 매립된다.
상기 제1반도체 칩의 일면 상에는 상기 제1비아홀(V1)과 대응하는 부분에 제4비아홀(V4)이 구비된 더미 반도체 칩(140)이 부착된다. 상기 제4비아홀 내에는 상기 제1도전막(130a)과 전기적으로 연결되도록 제4도전막(130d)이 매립된다.
상기 더미 반도체 칩(140)의 부착면의 반대면에는 상기 각 제1도전막(130a)과 전기적으로 연결되도록 재배선(160)이 구비되며, 상기 더미 반도체 칩(140)의 부착면의 반대면에는 상기 재배선(160)의 일부분들이 노출되도록 마스크(170)가 형 성된다. 상기 마스크(170)에 의해 노출된 상기 재배선(160) 부분에는 솔더볼과 같은 외부접속단자(180)가 부착된다.
상기 스택된 제1 및 제2반도체 칩(100, 150)과 더미 반도체 칩(140)의 측면 및 상기 제2반도체 칩(150)의 부착면의 반대면에는 상기 반도체 칩(100, 140, 150)들의 전기적인 절연 및 보호를 위하여 캡핑막(190)이 형성되며, 상기 반도체 칩의 내에는 수동소자와 같은 다른 소자(미도시)가 형성될 수 있다.
한편, 본 발명의 실시예에 따른 스택 패키지는 도 2a 내지 도 2k에 도시된 바와 같은 방법으로 제조한다.
도 2a를 참조하면, 스크라이브 라인(S)에 의해 구획된 다수의 반도체 칩 형성 영역을 가지며 베어(Bare) 웨이퍼인 제1웨이퍼(100a)의 표면에 반도체 칩 제조 공정을 수행하기 위하여 산화막 및 유기물 등을 제거하는 표면 처리를 수행한다.
그런 다음, 상기 표면 처리된 제1웨이퍼(100a)의 일면에 반도체 소자 제조 공정으로 제1회로(110a)를 형성하여 상기 제1웨이퍼(100a)에 다수의 반도체 칩(100)을 형성한다. 상기 제1회로(110a)는 상기 제1웨이퍼(100a)를 구성하는 상기 각 반도체 칩(100)이 전기적인 연결을 위한 비아홀 형성 영역(V)을 갖도록 형성된다.
도 2b를 참조하면, 상기 제1웨이퍼(100a)를 구성하는 각 제1반도체 칩(100) 상에 상기 제1회로(110a)를 덮도록 제1절연막(120a)을 형성한다.
그런 다음, 상기 각 제1반도체 칩(100)의 비아 형성 영역에 일부 깊이를 갖는 다수의 제1비아홀(V1)을 형성한다. 상기 제1비아홀(V1)들은 후속 공정으로 수행 되는 상기 제1웨이퍼(100a) 타면에 대한 백그라인딩 공정 후 줄어든 제1웨이퍼(100a) 두께의 약 절반에 해당하는 깊이를 갖는다.
상기 제1비아홀(V1)의 측면에는 후속 공정에서 형성되는 제1도전막과의 전기적인 연결을 위한 배선(미도시)이 구비될 수 있으며, 상기 배선은 상술한 상기 제1회로(110a)의 형성시 함께 형성된다.
도 2c를 참조하면, 상기 각 제1반도체 칩(100)의 제1비아홀(V1)들 내에 상기 제1회로(110a)와 전기적으로 연결되도록 제1도전막(130a)을 매립한다. 상기 제1도전막(130a)은, 바람직하게, 상기 제1비아홀(V1)들을 포함한 상기 제1절연막(120a)의 높이로 매립된다. 상기 제1도전막(130a)은 전기 전도성이 우수한 구리(Cu) 또는 알루미늄(Al)으로 형성하거나 상기 구리 또는 알루미늄을 포함하는 합금으로 형성한다.
도 2d를 참조하면, 상기 제1웨이퍼(100a)의 상기 제1도전막(130a) 및 제1절연막(120a) 상에 고온에서도 견딜 수 있는 접착제를 이용하여 베어 웨이퍼인 더미 웨이퍼(140a)를 부착한다.
도 2e를 참조하면, 상기 일면에 더미 웨이퍼(140a)가 부착된 상기 제1웨이퍼(100a)의 타면에 제1백그라인딩 공정을 수행하여 상기 제1웨이퍼(100a)의 두께를 줄인다. 상기 제1백그라인딩 공정은 상기 제1웨이퍼(100a)를 구성하는 제1반도체 칩(100)의 상기 제1도전막(130a)이 노출되지 않는 높이로 수행하며, 바람직하게, 상기 제1웨이퍼(100a)가 10 ∼ 100㎛의 두께를 갖도록 수행한다.
도 2f를 참조하면, 상기 백그라인딩된 제1웨이퍼(100a)의 각 제1반도체 칩(100) 타면에 제2회로(110b)를 형성한다. 상기 제2회로(110b)는 상기 제1비아홀(V1)과 대응하는 영역을 제외한 부분에 형성된다.
그런 다음, 상기 제1반도체 칩(100) 타면의 상기 제2회로(110b) 상에 상기 제2회로(110b)를 덮는 제2절연막(120b)을 형성한다.
도 2g를 참조하면, 상기 각 제1반도체 칩(100)의 타면으로 식각 공정을 수행하여 상기 제1도전막(130a)이 노출되도록 제2비아홀(V2)을 형성한다.
그런 다음, 상기 각 제1반도체 칩(100)의 상기 제2비아홀(V2) 내에 상기 제2회로(110b) 및 제1도전막(130a)과 전기적으로 연결되도록 제2도전막(130b)을 매립한다. 상기 제2도전막(130b)은 상기 제2비아홀(V2)을 포함한 제2절연막(120b)의 높이로 매립하며, 상기 제2도전막(120b)은 전기전도성이 우수한 구리(Cu) 또는 알루미늄(Al)으로 형성하거나 상기 구리 또는 알루미늄을 포함하는 합금으로 형성한다.
도 2h를 참조하면, 상기 제1웨이퍼(100a) 타면의 상기 제2도전막(130b)을 포함한 제2절연막(120b) 상에 베어 웨이퍼인 제2웨이퍼(150a)를 고온에서도 견딜 수 있는 접착제를 이용하여 부착한다.
그런 다음, 상기 제2웨이퍼(150a)에 백그라인딩 공정을 수행하여 반도체 칩을 구성하기 위한 회로의 형성이 가능한 높이로 상기 제2웨이퍼(150a)의 두께를 줄인다.
도 2i를 참조하면, 상기 제2웨이퍼(150a)의 백그라인딩된 면에 반도체 소자의 제조 공정으로 제3회로(110c)를 형성하여 다수의 제2반도체 칩(150)을 형성한 후, 상기 제2반도체 칩(150)의 제3회로(110c) 상에 제3절연막(120c)을 형성한다. 상기 제3회로(110c)는 상기 제2비아홀(V2)과 대응하는 영역을 제외한 부분에 형성된다.
그런 다음, 상기 제2웨이퍼(150a)에 식각 공정을 수행하여 상기 제2도전막(130b)을 노출시키는 제3비아홀(V3)을 형성한다.
이어서, 상기 제2웨이퍼(150a)를 구성하는 제2반도체 칩(150)들의 상기 제3비아홀(V3)들 내에 상기 제3회로(110c) 및 상기 제2도전막(130b)과 전기적으로 연결되도록 제3도전막(130c)을 형성한다. 상기 제3도전막(130c)은 상기 제3비아홀(V3)을 포함한 제3절연막(120c)의 높이로 매립하며, 상기 제3도전막(130c)은 전기전도성이 우수한 구리(Cu) 또는 알루미늄(Al)으로 형성하거나 상기 구리 또는 알루미늄을 포함하는 합금으로 형성한다.
도 2j를 참조하면, 상기 더미 웨이퍼(140a)에 백그라인딩 공정을 수행하여 상기 제2웨이퍼(140a)의 두께를 줄인다.
그런 다음, 상기 제2웨이퍼(140)에 식각 공정을 수행하여 상기 제1도전막(130a)을 노출시키는 제4비아홀(V4)을 형성한 후, 상기 제1도전막(130a)와 전기적으로 연결되도록 제4비아홀(V4) 내에 제4도전막(130d)를 매립한다.
이어서, 상기 칩 레벨로 분리된 더미 반도체 칩(140)의 상기 제1반도체 칩(100)과의 접촉면의 반대면에 상기 각 제4도전막(130d)과 전기적으로 연결되도록 재배선(160)을 형성한다.
이후, 상기 더미 반도체 칩(140)의 하면에 상기 재배선(160)의 일부분들을 노출시키는 마스크(170)를 형성한 후, 상기 노출된 재배선(160) 부분에 솔더볼과 같은 외부접속단자(180)를 형성한다.
도 2k를 참조하면, 상기 상호 전기적으로 연결되도록 스택된 제1웨이퍼(100a), 더미 웨이퍼(140a) 및 제2웨이퍼(150a)에 쏘잉 공정을 수행하여 칩 레벨로 분리하여 발명에 따른 스택 패키지의 제조를 완료한다.
아울러, 상기 칩 레벨로 분리된 스택 패키지를 전기적으로 절연시키고 보호하기 위하여 상기 제1반도체 칩(100), 더미 반도체 칩(140) 및 제2반도체 칩(150)을 감싸도록 캡핑막(190)을 형성한다.
상기 본 발명에 따른 스택 패키지를 형성하기 위한 쏘잉 공정은 상기 재배선의 형성 공정 전에 수행될 수 있다.
이상에서와 같이, 본 발명은 스택되는 반도체 칩의 일면 및 타면에 반도체 회로를 구성함으로써 스택 패키지의 고집적화를 구현할 수 있고, 스택 패키지의 전체 높이를 줄일 수 있다.
또한, 웨이퍼를 스택함과 아울러 반도체 소자의 제조 공정을 수행함으로써 스택 패키지에 다른 소자를 형성하여 SIP(System in package) 또는 SIC(System in chip)을 구성할 수 있으며 웨이퍼의 핸들링이 용이하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 도면.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위한 공정별 도면.

Claims (21)

  1. 일면 및 타면으로부터 상호 연결되도록 관통된 다수의 제1 및 제2비아홀이 구비되고, 상기 일면 및 타면에 각각 제1 및 제2회로가 형성된 제1반도체 칩;
    상기 제1반도체 칩의 제1 및 제2비아홀 내에 각각 상기 제1 및 제2회로와 전기적으로 연결됨과 아울러 상호 전기적으로 연결되도록 매립된 제1 및 제2도전막;
    상기 제1반도체 칩의 타면 상에 부착되며, 상기 제2도전막과 전기적으로 연결되도록 제3도전막이 매립된 제3비아홀이 구비되며, 상기 부착면의 반대면에 제3회로가 형성된 제2반도체 칩; 및
    상기 제1반도체 칩의 일면 상에 부착되며, 상기 제1도전막과 전기적으로 연결되도록 제4도전막이 매립된 제4비아홀이 구비된 더미 반도체 칩;
    을 포함하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 제1 내지 제3회로 상에 각각 형성된 제1 내지 제3절연막을 더 포함하는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제1 내지 제4도전막은 구리(Cu) 또는 알루미늄(Al)으로 형성하거나 상기 구리 또는 알루미늄을 포함하는 합금으로 이루어진 것을 특징으로 하는 스택 패 키지.
  4. 제 1 항에 있어서,
    상기 더미 반도체 칩의 부착면의 반대면에 상기 각 제1도전막과 전기적으로 연결되도록 형성된 재배선을 더 포함하는 것을 특징으로 하는 스택 패키지.
  5. 제 4 항에 있어서,
    상기 더미 반도체 칩의 부착면의 반대면에 상기 재배선의 일부분들을 노출시키도록 형성된 마스크를 더 포함하는 것을 특징으로 하는 스택 패키지.
  6. 제 5 항에 있어서,
    상기 노출된 재배선과 전기적으로 연결되도록 형성된 외부접속단자를 더 포함하는 것을 특징으로 하는 스택 패키지.
  7. 제 1 항에 있어서,
    상기 제1 및 제2반도체 칩과 더미 반도체 칩을 감씨도록 형성된 캡핑막을 더 포함하는 것을 특징으로 하는 스택 패키지.
  8. 일면에 제1회로가 형성된 다수의 제1반도체 칩으로 이루어진 제1웨이퍼의 상기 각 제1반도체 칩 일면으로 일부 깊이를 갖는 다수의 제1비아홀을 형성하는 단 계;
    상기 제1비아홀들 내에 상기 제1회로와 전기적으로 연결되도록 제1도전막을 매립하는 단계;
    상기 제1웨이퍼의 일면 상에 더미 웨이퍼를 부착하는 단계;
    상기 제1웨이퍼의 타면에 제2회로를 형성하는 단계;
    상기 제1웨이퍼의 타면으로 상기 제1도전막이 노출되도록 제2비아홀들을 형성하는 단계;
    상기 제2비아홀들 내에 상기 제2회로 및 상기 제1도전막과 전기적으로 연결되도록 제2도전막을 매립하는 단계;
    상기 제1웨이퍼의 타면 상에 제2웨이퍼를 부착하는 단계;
    상기 제2웨이퍼의 부착면의 반대면에 제3회로를 형성하여 다수의 제2반도체 칩을 형성하는 단계;
    상기 제2웨이퍼에 상기 제2도전막이 노출되도록 제3비아홀을 형성하는 단계;
    상기 제3비아홀 내에 상기 제3회로 및 상기 제2도전막과 전기적으로 연결되도록 제3도전막을 매립하는 단계;
    상기 더미 웨이퍼에 상기 제1도전막이 노출되도록 제4비아홀을 형성하는 단계; 및
    상기 제4비아홀 내에 상기 제1도전막과 전기적으로 연결되도록 제4도전막을 형성하는 단계;
    를 포함하는 스택 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1비아홀을 형성하는 단계 전, 상기 제1회로 상에 제1절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  10. 제 8 항에 있어서,
    상기 더미 웨이퍼를 부착하는 단계 후, 그리고, 상기 제2회로를 형성하는 단계 전, 상기 제1웨이퍼의 타면을 백그라인딩하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  11. 제 10 항에 있어서,
    상기 백그라인딩하는 단계는 상기 제1도전막이 노출되지 않도록 수행하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  12. 제 8 항에 있어서,
    상기 제2회로를 형성하는 단계 후, 그리고, 상기 제2비아홀을 형성하는 단계 전, 상기 제2회로 상에 제2절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  13. 제 8 항에 있어서,
    상기 제2웨이퍼를 부착하는 단계 후, 그리고, 상기 제3회로를 형성하는 단계 후, 상기 제2웨이퍼의 부착면의 반대면에 백그라인딩 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  14. 제 8 항에 있어서,
    상기 제3회로를 형성하는 단계 후, 그리고, 상기 제3비아홀을 형성하는 단계 전, 상기 제3회로 상에 제3절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  15. 제 8 항에 있어서,
    상기 제3도전막을 매립하는 단계 후, 상기 제4비아홀을 형성하는 단계 전, 상기 더미 웨이퍼를 백그라인딩하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  16. 제 8 항에 있어서,
    상기 제4도전막을 형성하는 단계 후, 상기 더미 웨이퍼의 부착면의 반대면에 상기 각 제4도전막과 전기적으로 연결되도록 재배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  17. 제 16 항에 있어서,
    상기 재배선을 형성하는 단계 후, 상기 더미 웨이퍼의 부착면의 반대면에 상기 제4도전막의 일부분들이 노출되도록 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 마스크를 형성하는 단계 후, 상기 노출된 제4도전막 부분에 외부접속단자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  19. 제 8 항에 있어서,
    상기 제4도전막을 형성하는 단계 후, 상기 스택된 웨이퍼들을 칩 레벨로 쏘잉하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  20. 제 8 항에 있어서,
    상기 제4도전막을 형성하는 단계 후, 상기 제1 및 제2반도체 칩과 더미 반도체 칩을 감싸도록 형성된 캡핑막 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  21. 제 8 항에 있어서,
    상기 제1 내지 제4도전막은 구리(Cu) 또는 알루미늄(Al)으로 형성하거나 상기 구리 또는 알루미늄을 포함하는 합금으로 형성하는 것을 특징으로 하는 스택 패 키지의 제조 방법.
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