TWI459482B - 多晶片堆疊的封裝件及其製法 - Google Patents

多晶片堆疊的封裝件及其製法 Download PDF

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TWI459482B
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施嘉凱
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Description

多晶片堆疊的封裝件及其製法
本發明係有關於一種封裝件及其製法，尤指一種多晶片堆疊的封裝件及其製法。
隨著半導體封裝件的尺寸愈來愈小並功能愈來愈多的需求不斷地上升，業界不斷開發新的封裝件技術，其中一種方式便是將半導體晶片垂直地堆疊並封裝於基板上，以達到封裝空間的有效充分運用。
請參閱第1圖，係習知例如第7,535,109號美國專利的層疊式半導體封裝件之剖視圖。
如圖所示，其係將複數半導體晶片11垂直堆疊於基板10上，各該半導體晶片11之間係間隔有環氧樹脂12，各該半導體晶片11具有銲墊111，該銲墊111上經由打線機台焊接銲線14，並於該基板10上形成垂直豎設的導電膠13，該導電膠13連接該等半導體晶片11周緣，且各該半導體晶片11係藉由該銲線14以電性連接至該導電膠13，俾使各該半導體晶片11與基板10之間能彼此電性連接。
習知封裝件的銲線之弧線高度需控制極為精密，當弧線高度太高時，銲線會碰到下方之半導體晶片而造成產品失效(fail)。惟，該銲線的線弧高度並不易控制，因此需要增加半導體晶片與半導體晶片間之間距，如此則難以降低整體封裝件的厚度，且此封裝件無法測試銲線與半導體晶片之間的接著狀態，而有礙於良率的提升與成本的降低。
因此，如何避免上述習知技術中之種種問題，俾減低封裝件的厚度，並增進整體良率與降低整體成本，實已成為目前亟欲解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種多晶片堆疊的封裝件，係包括：基板；複數具有電極墊的半導體晶片，係交錯地堆疊於該基板上，各該半導體晶片係突出於鄰接之該半導體晶片，各該半導體晶片上接置有對應電性連接該電極墊的導接端，該導接端之一端則突出於各該半導體晶片之一側邊；以及用以電性連接該基板及該導接端之導電元件。
本發明提供另一種多晶片堆疊的封裝件，係包括：基板；複數具有電極墊的半導體晶片，係堆疊於該基板上，各該半導體晶片上接置有對應電性連接該電極墊的導接端，該導接端之一端係突出於各該半導體晶片之一側邊，且該等半導體晶片間復設有導線架本體部；以及導電元件，係用以電性連接該基板及該導接端。
本發明復提供一種多晶片堆疊的封裝件之製法，係包括：於一基板上交錯地堆疊複數具有電極墊之半導體晶片，各該半導體晶片係突出於鄰接之該半導體晶片，各該半導體晶片上接置有對應電性連接該電極墊的導接端，且該導接端之一端係突出於各該半導體晶片之一側邊；以及以複數導電元件電性連接該基板及該導接端。
本發明又提供一種多晶片堆疊的封裝件之製法，係包括：提供一具有複數半導體晶片的基材，各該半導體晶片具有電極墊；設置線路於該電極墊上，且各該線路係將一該半導體晶片的電極墊電性連接至一相鄰之半導體晶片的電極墊；切割該基材，以分離各該半導體晶片；切割該線路，俾使各該半導體晶片之間分離，且該線路之一端係突出於該半導體晶片的一側邊；於一基板上堆疊該等半導體晶片；以及以複數導電元件電性連接該基板及該線路。
由上可知，因為本發明之多晶片堆疊的封裝件係藉由導線架以做為各半導體晶片的電性連接元件，所以可有效控制各該半導體晶片之間的間距至最小高度；此外，本發明之封裝件係交錯偏移地堆疊，因此可避免各該半導體晶片之間的短路問題；而且，半導體晶片不需製作線路重佈層或進行打線製程，只需貼合導線架，又本發明係可在製作過程中測試電極墊與其上之導接端的結合狀態，故整體成本較低且良率較高。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「側」、「交錯偏移」、「垂直」、「U形」、「L形」、「網狀」、「中間」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
請參閱第2A至2E圖，係本發明之多晶片垂直堆疊的封裝件及其製法的第一實施例之剖視圖，其中，第2C’與2D’圖分別係第2C與2D圖的俯視圖，第2E’圖係第2E圖的另一實施態樣。
首先，如第2A圖所示，於一承載板20上接置具有複數半導體晶片21’之基材，於本實施例中，該基材為半導體晶圓21，且各該半導體晶片21’具有複數電極墊211，其中，該半導體晶圓21係可經由膠膜(未圖示)黏貼於該承載板20上，或是經由膠膜黏貼於一框架(未圖示)上。
之後，如第2B圖所示，利用刀具切割該半導體晶圓21，而成為複數具有該等電極墊211的半導體晶片21’。上述之步驟也可為將半導體晶圓經過切割後之半導體晶片，經過取放(pick and place)步驟將該等半導體晶片重新排列於一承載板或一具有外框之膠膜上，而成為一包括該承載板(或膠膜)與該等半導體晶片的基材，且若基材本身已經包括承載板，則無須再如前述地將基材置放於該承載板20上。
如第2C與2C’圖所示，藉由黏著層22於該等半導體晶片21’上接置橫跨該等半導體晶片21’的導線架23，該導線架23具有本體部230與複數對應電性連接至各該電極墊211的導接端231，於此實施例該導接端231為條狀，但不以此為限，且該本體部230與導接端231係分別接置在不同的半導體晶片21’上，於本實施例中，該黏著層22係為異向性導電膜異方性導電膠(anisotropic conductive film，簡稱ACF)，或者，於其他實施例中，該黏著層22於該導接端231處為異向性導電膜異方性導電膠，而該黏著層22於該本體部230處為薄膠帶或膠膜。於其他實施例，該黏著層22可以是金屬材質如銲錫、金屬層或其他相同功效之物質，經結合後與該導線架有良好之結合性，以提高產品之可靠度，該結合方式可以是熱壓、超音波接合、銲接或其他能達到相同目的之方式。
如第2D與2D’圖所示，切割該導線架23與黏著層22，以分離該導線架23之本體部230與導接端231，且切割該導線架23的切割線寬度係小於切割該半導體晶圓21的切割線寬度，以令各該導接端231之一端突出於各該半導體晶片21’之一側邊。
如第2E圖所示，移除該承載板20，以分離該等半導體晶片21’，並於一基板30上交錯偏移地堆疊該等半導體晶片21’，使各該半導體晶片21’係突出於上方或下方鄰接之半導體晶片21’，俾使該導接端231上方無相鄰的半導體晶片21’，以提供一容置空間，且於該基板30上設置複數導電元件31，該導電元件31可為導電膠體，各該導電元件31係電性連接該基板30及其上方之導接端231，以使該半導體晶片21’上之具有相同功能之例如電性連接墊(I/O pad)的電極墊211相互導通並連接至該基板30上預定之電性連接墊(未圖示)上。
要補充說明的是，於本實施例中，該本體部230最終係存留在該半導體晶片21’上，而做為增進結構剛性之用，且該本體部230可以提供一站立(stand off)高度，以形成一容置空間，如此可使連接於該電極墊211之導電元件不會接觸到上方之半導體晶片21’，然而，於其他實施例中，亦可移除該本體部230，且於相同發明概念下，該半導體晶片21’也可以翻轉(flip)設置與堆疊，如第2E’圖所示。
要注意的是，為了清楚表現本發明，第2E與2E’圖的比例與各尺寸係略經過調整，而不完全相同於第2A至2D圖，惟該調整並未變更本發明實質內容。
第二實施例
請參閱第3A至3D圖，係本發明之多晶片垂直堆疊的封裝件及其製法的第二實施例之俯視圖。
本實施例與前一實施例相似，其主要的不同之處在於該導線架23的形狀與增加了電性測試步驟，且相似的步驟請參閱第一實施例，而不再予以圖示。
如第3A圖所示，該導線架23係包括複數具有該導接端231的U形體232，且各該U形體232之兩端係分別電性連接至不同該半導體晶片21’的電極墊211。
如第3B圖所示，切割各該U形體232的中間段，亦即例如切割U字之底部段，俾使不同該半導體晶片21’的電極墊211互不電性連接；然後，進行電性測試，詳細來說，係將電性測試探針接觸至該導線架23，並避開該導接端231附近的區域，以避免影響該電極墊211與導接端231之間的結合性。
要注意的是，電性測試之步驟係為選擇性步驟，而可視需要進行或不進行。
如第3C圖所示，切割各該U形體232的兩臂段，且切割該U形體232的切割線寬度係小於切割該半導體晶圓21的切割線寬度，以令各該導接端231之一端突出於各該半導體晶片21’之一側邊。
第三實施例
請參閱第4A至4C圖，係本發明之多晶片垂直堆疊的封裝件及其製法的第三實施例之俯視圖。
本實施例與前一實施例相似，其主要的不同之處在於該導線架23係網狀分佈相連並連接全部該等半導體晶片21’，俾使該導線架23之本體部230有所支撐而使本體部230不需藉由黏著層以連接於該等半導體晶片21’上。
第四實施例
請參閱第5圖，係本發明之多晶片垂直堆疊的封裝件的第四實施例之俯視圖。
本實施例與第一實施例相似，其主要的不同之處在於該導線架23之導接端231係包括中間具有開孔的環形導接端，俾使該環形導接端於切割後變成U形導接端233(本圖係顯示切割後的狀態，切割前係為環形導接端)。換言之，部分的導接端231係藉由一中間段相連以構成U形導接端233，該U形導接端233的中間段係連接該電極墊211，且該U形導接端233之兩端突出於各該半導體晶片21’之一側邊，此種單一該電極墊211連接出兩支接腳(pin)的型式主要係應用於CE接腳(chip-enable pin)，如此即可增加CE接腳之數量。至於本實施例的製法請參閱第一實施例，在此將不予以贅述。
第五實施例
請參閱第6A至6I圖，係本發明之多晶片垂直堆疊的封裝件及其製法的第五實施例之剖視圖。
首先，如第6A圖所示，提供一承載板60，該承載板60可以是銅薄、鋁板或是其他可以導電之物質，也可以是一絕緣物質上面覆蓋一層導電層，該導電層可以經由濺鍍、化學電鍍或達到相同目的之方式形成。
如第6B圖所示，於該承載板60上形成阻層61，該阻層61可以是乾式光阻、濕式光阻、聚亞醯胺(polyimide；PI)、苯環丁烯(Bis-Benzo-cyclo-Butene；BCB)或其他可以定義開口之物質。
接著如第6C圖所示，於該阻層61上形成複數外露該承載板60的阻層開孔610。
如第6D圖所示，於各該阻層開孔610中形成線路62，於此實施例中，該線路62之材質係為銅，但不限於此，該線路62之材質可以依照欲結合之標的物而選用不同材質。
如第6E圖所示，於該阻層61與線路62上結合一具有複數半導體晶片63’的半導體晶圓63，各該半導體晶片63’具有複數電極墊631，且各該線路62係將該半導體晶片63’的電極墊631連接至相鄰該半導體晶片63’的電極墊631。於形成該線路62後，該阻層61可以選擇性地移除。
如第6F圖所示，移除該承載板60，該移除方式可以利用蝕刻或其他可以達到相同功效之方式達成。
如第6G圖所示，切割該半導體晶圓63，以分離各該半導體晶片63’，且該各該半導體晶片63’之間係藉由該線路62來連接。
如第6H圖所示，切割該線路62，俾使各該半導體晶片63’之間不相連，且該線路62之一端係突出於該半導體晶片63’的一側邊，其中，切割該線路62的切割線寬度係小於切割該半導體晶圓63的切割線寬度。
如第6I圖所示，於一基板64上堆疊該等半導體晶片63’，並於該基板64上垂直地豎設複數電性連接該等線路62與基板64的導電元件65，該導電元件65可為導電膠體。
第六實施例
請參閱第7A至7K圖，係本發明之多晶片垂直堆疊的封裝件及其製法的第六實施例之剖視圖。
首先，如第7A圖所示，提供一具有複數半導體晶片70’的半導體晶圓70，各該半導體晶片70’具有複數電極墊701。
如第7B圖所示，於該半導體晶圓70上形成第一阻層71。
如第7C圖所示，於該第一阻層71上形成複數外露該半導體晶片70’的電極墊701與相鄰該半導體晶片70’的電極墊701的第一阻層開孔710。
如第7D圖所示，於該第一阻層71與半導體晶圓70上形成導電層72。
如第7E圖所示，於該導電層72上形成第二阻層73，該第二阻層73具有複數對應該第一阻層開孔710的第二阻層開孔730。
如第7F圖所示，於各該第二阻層開孔730中的導電層72上電鍍形成線路74，該線路74之材質係為銅。
如第7G圖所示，於該線路74上形成鎳/鈀/金層75。
如第7H圖所示，移除該第二阻層73及其所覆蓋的導電層72。
如第7I圖所示，切割該半導體晶圓70，以分離各該半導體晶片70’，且該各該半導體晶片70’之間係藉由該線路74來連接。
如第7J圖所示，切割該線路74與鎳/鈀/金層75，俾使各該半導體晶片70’之間不相連，且該線路74之一端係突出於該半導體晶片70’的一側邊，其中，切割該線路74的切割線寬度係小於切割該半導體晶圓70的切割線寬度。
如第7K圖所示，於一基板76上堆疊該等半導體晶片70’，並於該基板76上垂直地形成複數電性連接該等線路74與基板76的導電元件77，該導電元件77可為導電膠體。
本發明復揭露一種多晶片垂直堆疊的封裝件，係包括：基板30；複數具有複數電極墊211的半導體晶片21’，係交錯偏移地堆疊於該基板30上，各該半導體晶片21’上接置有複數對應電性連接各該電極墊211的導接端231，各該導接端231之一端係突出於各該半導體晶片21’之一側邊，且該導接端231上方無相鄰的半導體晶片21’；以及複數導電元件31，係垂直地豎設於該基板30上，且各該導電元件31係電性連接該基板30及其上方之導接端231。
於前述之多晶片垂直堆疊的封裝件中，復包括U形導接端233，其中間段係連接該電極墊211，且該U形導接端233之兩端突出於各該半導體晶片21’之一側邊。
於本實施例之封裝件中，該半導體晶片21’上復設有導線架23之本體部230，且該本體部230係包括一矩形體或複數L形體。
依上述之封裝件中，該導接端231係藉由異方性導電膠以電性連接至各該電極墊211。
於本發明之封裝件中，該本體部230係藉由黏著層22以接置在半導體晶片21’上。
綜上所述，相較於習知技術，由於本發明之多晶片垂直堆疊的封裝件係藉由導線架以做為各半導體晶片的電性連接元件，所以可有效控制各該半導體晶片之間的間距至最小高度；此外，本發明之封裝件係交錯偏移地堆疊，因此可避免各該半導體晶片之間的短路問題；而且，半導體晶片不需製作線路重佈層(RDL)或進行打線製程，只需貼合導線架，又本發明係可在製作過程中測試電極墊與其上之導接端的結合狀態，故整體成本較低且良率較高。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10,30,64,76．．．基板
11,21’,63’,70’．．．半導體晶片
111．．．銲墊
12．．．環氧樹脂
13．．．導電膠
14．．．銲線
20,60．．．承載板
21,63,70．．．半導體晶圓
211,631,701．．．電極墊
22．．．黏著層
23．．．導線架
230．．．本體部
231．．．導接端
31,65,77．．．導電元件
232．．．U形體
233．．．U形導接端
61．．．阻層
610．．．阻層開孔
62,74．．．線路
71．．．第一阻層
710．．．第一阻層開孔
72．．．導電層
73．．．第二阻層
730．．．第二阻層開孔
75．．．鎳/鈀/金層
第1圖係習知之層疊式半導體封裝件之剖視圖；
第2A至2E圖係本發明之多晶片垂直堆疊的封裝件及其製法的第一實施例之剖視圖，其中，第2C’與2D’圖分別係第2C與2D圖的俯視圖，第2E’圖係第2E圖的另一實施態樣；
第3A至3C圖係本發明之多晶片垂直堆疊的封裝件及其製法的第二實施例之俯視圖；
第4A至4C圖係本發明之多晶片垂直堆疊的封裝件及其製法的第三實施例之俯視圖；
第5圖係本發明之多晶片垂直堆疊的封裝件的第四實施例之俯視圖；
第6A至6I圖係本發明之多晶片垂直堆疊的封裝件及其製法的第五實施例之剖視圖；以及
第7A至7K圖係本發明之多晶片垂直堆疊的封裝件及其製法的第六實施例之剖視圖。
21’．．．半導體晶片
211．．．電極墊
22．．．黏著層
230．．．本體部
231．．．導接端
30．．．基板
31．．．導電元件

Claims (22)

  1. 一種多晶片堆疊的封裝件，係包括：基板；複數具有電極墊的半導體晶片，係交錯地堆疊於該基板上，各該半導體晶片係突出於鄰接之該半導體晶片，各該半導體晶片上接置有對應電性連接該電極墊的導接端，該導接端之一端則突出於各該半導體晶片之一側邊；複數導線架本體部，係分別設於該半導體晶片之間，以藉由各該導線架本體部堆疊各該半導體晶片；以及導電元件，係用以電性連接該基板及該導接端，且該導電元件為導電膠體。
  2. 如申請專利範圍第1項所述之多晶片堆疊的封裝件，其中，復包括U形導接端，其中間段係連接該電極墊，且該U形導接端之兩端突出於各該半導體晶片之該側邊。
  3. 如申請專利範圍第1項所述之多晶片堆疊的封裝件，其中，該本體部係包括一矩形體或複數L形體。
  4. 如申請專利範圍第1項所述之多晶片堆疊的封裝件，其中，該導接端係藉由異方性導電膠(anisotropic conductive film，簡稱ACF)電性連接至各該電極墊。
  5. 一種多晶片堆疊的封裝件，係包括：基板； 複數具有電極墊的半導體晶片，係堆疊於該基板上，各該半導體晶片上接置有對應電性連接該電極墊的導接端，該導接端之一端係突出於各該半導體晶片之一側邊，且該等半導體晶片間復設有導線架本體部，以藉由各該導線架本體部堆疊各該半導體晶片；以及導電元件，係用以電性連接該基板及該導接端。
  6. 如申請專利範圍第5項所述之多晶片堆疊的封裝件，其中，該導接端係藉由異方性導電膠(anisotropic conductive film，簡稱ACF)電性連接至各該電極墊。
  7. 一種多晶片堆疊的封裝件之製法，係包括：於一基板上藉由導線架之本體部交錯地堆疊複數具有電極墊之半導體晶片，且各該本體部係分別設於該半導體晶片之間，各該半導體晶片係突出於鄰接之該半導體晶片，各該半導體晶片上接置有對應電性連接該電極墊的導接端，且該導接端之一端係突出於各該半導體晶片之一側邊；以及以複數導電元件電性連接該基板及該導接端，且該導電元件為導電膠體。
  8. 如申請專利範圍第7項所述之多晶片堆疊的封裝件之製法，其中，該半導體晶片之製作步驟係包括：於一承載板上接置具有複數電極墊的基材；切割該基材，而成為複數具有該電極墊的半導體晶片； 於該等半導體晶片上接置橫跨該等半導體晶片的該導線架，且該導線架復具有複數對應電性連接至該電極墊的導接端；切割該導線架，並令各該導接端之一端突出於各該半導體晶片之一側邊；以及移除該承載板，以分離該等半導體晶片。
  9. 如申請專利範圍第8項所述之多晶片堆疊的封裝件之製法，其中，該本體部與導接端係分別接置在不同的該半導體晶片上。
  10. 如申請專利範圍第7項所述之多晶片堆疊的封裝件之製法，其中，該導接端係藉由異方性導電膠(anisotropic conductive film，簡稱ACF)電性連接至各該電極墊。
  11. 如申請專利範圍第8項所述之多晶片堆疊的封裝件之製法，其中，切割該導線架的切割線寬度係小於切割該基材的切割線寬度。
  12. 如申請專利範圍第8項所述之多晶片堆疊的封裝件之製法，其中，該導線架係包括複數具有該導接端的U形體，各該U形體之兩端係分別電性連接至不同該半導體晶片的電極墊。
  13. 如申請專利範圍第12項所述之多晶片堆疊的封裝件之製法，其中，該導線架之切割係包括先切割各該U形體的中間段，再切割各該U形體的兩臂段。
  14. 如申請專利範圍第12項所述之多晶片堆疊的封裝件之 製法，切割各該U形體的中間段後，復包括藉由該U形體的兩臂段進行電性測試，再切割各該U形體的兩臂段。
  15. 如申請專利範圍第8項所述之多晶片堆疊的封裝件之製法，其中，該導線架係網狀分佈並連接全部該等半導體晶片。
  16. 如申請專利範圍第8項所述之多晶片堆疊的封裝件之製法，其中，部分該導接端係藉由一中間段相連以構成U形導接端，其中間段係連接該電極墊，且該U形導接端之兩端突出於各該半導體晶片之一側邊。
  17. 一種多晶片堆疊的封裝件之製法，係包括：提供一具有複數半導體晶片的基材，各該半導體晶片具有電極墊；設置一鍍佈製成之線路於該電極墊上，且各該線路係將一該半導體晶片的電極墊電性連接至一相鄰之半導體晶片的電極墊；切割該基材，以分離各該半導體晶片；切割該線路，俾使各該半導體晶片之間分離，且該線路之一端係突出於該半導體晶片的一側邊；於一基板上堆疊該等半導體晶片；以及以複數導電元件電性連接該基板及該線路。
  18. 如申請專利範圍第17項所述之多晶片堆疊的封裝件之製法，其中，製作該基材、第一阻層與線路之步驟係包括： 於一承載板上形成該第一阻層，且該第一阻層具有複數外露該承載板的該第一阻層開孔；於各該第一阻層開孔中形成該線路；結合該基材與該線路，該線路係將一該半導體晶片的電極墊電性連接至一相鄰之半導體晶片的電極墊；以及移除該承載板。
  19. 如申請專利範圍第17項所述之多晶片堆疊的封裝件之製法，其中，製作該基材、第一阻層與線路之步驟係包括：於該基材上形成該第一阻層，且該第一阻層上形成有複數外露該半導體晶片的電極墊的第一阻層開孔；於該第一阻層與基材上形成導電層；於該導電層上形成第二阻層，該第二阻層具有複數對應該第一阻層開孔的第二阻層開孔；於各該第二阻層開孔中電鍍形成該線路；以及移除該第二阻層及其所覆蓋的導電層。
  20. 如申請專利範圍第17項所述之多晶片堆疊的封裝件之製法，其中，該線路之材質係為銅。
  21. 如申請專利範圍第17項所述之多晶片堆疊的封裝件之製法，復包括於該線路上形成鎳/鈀/金層。
  22. 如申請專利範圍第17項所述之多晶片堆疊的封裝件之製法，其中，切割該線路的切割線寬度係小於切割該基材的切割線寬度。
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