CN103208486A - 多芯片堆栈的封装件及其制法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 51
- 239000004065 semiconductor Substances 0.000 claims abstract description 153
- 238000004806 packaging method and process Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000000463 material Substances 0.000 claims description 26
- 238000005520 cutting process Methods 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 8
- 238000012360 testing method Methods 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000009826 distribution Methods 0.000 claims description 2
- 238000009713 electroplating Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 235000012431 wafers Nutrition 0.000 description 15
- 238000000576 coating method Methods 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 239000012528 membrane Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 230000004308 accommodation Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000002390 adhesive tape Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007731 hot pressing Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
- H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
Abstract
一种多芯片堆栈的封装件及其制法，该封装件包括基板、多个具有电极垫的半导体芯片与导电组件，该等半导体芯片为交错地堆栈于该基板上，各该半导体芯片突出于邻接的该半导体芯片，各该半导体芯片上接置有对应电性连接该电极垫的导接端，该导接端的一端突出于各该半导体芯片的一侧边，该等导电组件设于该基板上，且电性连接该导接端与基板。相比于现有技术，本发明能够减低整体封装件的厚度，并增进整体良率与降低整体成本。
Description
技术领域
本发明涉及一种封装件及其制法，尤其指一种多芯片堆栈的封装件及其制法。
背景技术
随着半导体封装件的尺寸愈来愈小并且功能愈来愈多的需求不断地上升，业界不断开发新的封装件技术，其中一种方式便是将半导体芯片垂直地堆栈并封装于基板上，以达到封装空间的有效充分运用。
请参阅图1，其为现有例如第7,535,109号美国专利的层叠式半导体封装件的剖视图。
如图所示，将多个半导体芯片11垂直堆栈于基板10上，各该半导体芯片11之间间隔有环氧树脂12，各该半导体芯片11具有焊垫111，该焊垫111上经由打线机台焊接焊线14，并于该基板10上形成垂直竖设的导电胶13，该导电胶13连接该等半导体芯片11周缘，且各该半导体芯片11借由该焊线14以电性连接至该导电胶13，以使各该半导体芯片11与基板10之间能彼此电性连接。
现有封装件的焊线的弧线高度需控制极为精密，当弧线高度太高时，焊线会碰到下方的半导体芯片而造成产品失效(fail)。然而，该焊线的线弧高度并不易控制，因此需要增加半导体芯片与半导体芯片间的间距，如此则难以降低整体封装件的厚度，且此封装件无法测试焊线与半导体芯片之间的接着状态，而有碍于良率的提升与成本的降低。
因此，如何避免上述现有技术中的种种问题，以减低封装件的厚度，并增进整体良率与降低整体成本，实已成为目前亟欲解决的课题。
发明内容
有鉴于上述现有技术的缺失，本发明的主要目的在于提供一种多芯片堆栈的封装件及其制法。
本发明的多芯片堆栈的封装件包括：基板；多个具有电极垫的半导体芯片，其交错地堆栈于该基板上，各该半导体芯片突出于邻接的该半导体芯片，各该半导体芯片上接置有对应电性连接该电极垫的导接端，该导接端的一端则突出于各该半导体芯片的一侧边；以及用以电性连接该基板及该导接端的导电组件。
本发明提供另一种多芯片堆栈的封装件，其包括：基板；多个具有电极垫的半导体芯片，其堆栈于该基板上，各该半导体芯片上接置有对应电性连接该电极垫的导接端，该导接端的一端突出于各该半导体芯片的一侧边，且该等半导体芯片间还设有导线架本体部；以及导电组件，其用以电性连接该基板及该导接端。
本发明还提供一种多芯片堆栈的封装件的制法，其包括：于一基板上交错地堆栈多个具有电极垫的半导体芯片，各该半导体芯片突出于邻接的该半导体芯片，各该半导体芯片上接置有对应电性连接该电极垫的导接端，且该导接端的一端突出于各该半导体芯片的一侧边；以及以多个导电组件电性连接该基板及该导接端。
本发明又提供一种多芯片堆栈的封装件的制法，其包括：提供一具有多个半导体芯片的基材，各该半导体芯片具有电极垫；设置线路于该电极垫上，且各该线路用于将一该半导体芯片的电极垫电性连接至一相邻的半导体芯片的电极垫；切割该基材，以分离各该半导体芯片；切割该线路，以使各该半导体芯片之间分离，且该线路的一端突出于该半导体芯片的一侧边；于一基板上堆栈该等半导体芯片；以及以多个导电组件电性连接该基板及该线路。
由上可知，因为本发明的多芯片堆栈的封装件是借由导线架以做为各半导体芯片的电性连接组件，所以可有效控制各该半导体芯片之间的间距至最小高度；此外，本发明的封装件为交错偏移地堆栈，因此可避免各该半导体芯片之间的短路问题；而且，半导体芯片不需制作线路重布层或进行打线工艺，只需贴合导线架，再者本发明可在制作过程中测试电极垫与其上的导接端的结合状态，故整体成本较低且良率较高。
附图说明
图1为现有的层叠式半导体封装件的剖视图。
图2A至图2E为本发明的多芯片垂直堆栈的封装件及其制法的第一实施例的剖视图，其中，图2C’与图2D’分别为图2C与图2D的俯视图，图2E’为图2E的另一实施方法。
图3A至图3C为本发明的多芯片垂直堆栈的封装件及其制法的第二实施例的俯视图。
图4A至图4C为本发明的多芯片垂直堆栈的封装件及其制法的第三实施例的俯视图。
图5为本发明的多芯片垂直堆栈的封装件的第四实施例的俯视图。
图6A至图6I为本发明的多芯片垂直堆栈的封装件及其制法的第五实施例的剖视图。
图7A至图7K为本发明的多芯片垂直堆栈的封装件及其制法的第六实施例的剖视图。
主要组件符号说明
10，30，64，76 基板
11，21’，63’，70’ 半导体芯片
111 焊垫
12 环氧树脂
13 导电胶
14 焊线
20，60 承载板
21，63，70 半导体晶片
211，631，701 电极垫
22 粘着层
23 导线架
230 本体部
231 导接端
31，65，77 导电组件
232 U形体
233 U形导接端
61 阻层
610 阻层开孔
62，74 线路
71 第一阻层
710 第一阻层开孔
72 导电层
73 第二阻层
730 第二阻层开孔
75 镍/钯/金层。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“侧”、“交错偏移”、“垂直”、“U形”、“L形”、“网状”、“中间”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
第一实施例
请参阅图2A至图2E，其为本发明的多芯片垂直堆栈的封装件及其制法的第一实施例的剖视图，其中，图2C’与图2D’分别为图2C与图2D的俯视图，图2E’为图2E的另一实施方法。
首先，如图2A所示，于一承载板20上接置具有多个半导体芯片21’的基材，于本实施例中，该基材为半导体晶片21，且各该半导体芯片21’具有多个电极垫211，其中，该半导体晶片21可经由胶膜(未图标)粘贴于该承载板20上，或是经由胶膜粘贴于一框架(未图标)上。
之后，如图2B所示，利用刀具切割该半导体晶片21，而成为多个具有该等电极垫211的半导体芯片21’。上述的步骤也可为将半导体晶片经过切割后的半导体芯片，经过取放(pick and place)步骤将该等半导体芯片重新排列于一承载板或一具有外框的胶膜上，而成为一包括该承载板(或胶膜)与该等半导体芯片的基材，且若基材本身已经包括承载板，则无须再如前述地将基材置放于该承载板20上。
如图2C与图2C’所示，借由粘着层22于该等半导体芯片21’上接置横跨该等半导体芯片21’的导线架23，该导线架23具有本体部230与多个对应电性连接至各该电极垫211的导接端231，于此实施例该导接端231为条状，但不以此为限，且该本体部230与导接端231分别接置在不同的半导体芯片21’上，于本实施例中，该粘着层22为异方性导电胶(anisotropic conductive film，简称ACF)，或者，于其它实施例中，该粘着层22于该导接端231处为异方性导电胶，而该粘着层22于该本体部230处为薄胶带或胶膜。于其它实施例，该粘着层22可以是金属材质如焊锡、金属层或其它相同功效的物质，经结合后与该导线架有良好的结合性，以提高产品的可靠度，该结合方式可以是热压、超音波接合、焊接或其它能达到相同目的的方式。
如图2D与图2D’所示，切割该导线架23与粘着层22，以分离该导线架23的本体部230与导接端231，且切割该导线架23的切割线宽度小于切割该半导体晶片21的切割线宽度，以令各该导接端231的一端突出于各该半导体芯片21’的一侧边。
如图2E所示，移除该承载板20，以分离该等半导体芯片21’，并于一基板30上交错偏移地堆栈该等半导体芯片21’，使各该半导体芯片21’突出于上方或下方邻接的半导体芯片21’，以使该导接端231上方无相邻的半导体芯片21’，以提供一容置空间，且于该基板30上设置多个导电组件31，该导电组件31可为导电胶体，各该导电组件31电性连接该基板30及其上方的导接端231，以使该半导体芯片21’上的具有相同功能的例如电性连接垫(I/O pad)的电极垫211相互导通并连接至该基板30上预定的电性连接垫(未图标)上。
要补充说明的是，于本实施例中，该本体部230最终存留在该半导体芯片21’上，而做为增进结构刚性的使用，且该本体部230可以提供一站立(stand off)高度，以形成一容置空间，如此可使连接于该电极垫211的导电组件不会接触到上方的半导体芯片21’，然而，于其它实施例中，也可移除该本体部230，且于相同发明概念下，该半导体芯片21’也可以翻转(flip)设置与堆栈，如图2E’所示。
要注意的是，为了清楚表现本发明，图2E与图2E’的比例与各尺寸略经过调整，而不完全相同于图2A至图2D，然而该调整并未变更本发明实质内容。
第二实施例
请参阅图3A至图3C，其为本发明的多芯片垂直堆栈的封装件及其制法的第二实施例的俯视图。
本实施例与前一实施例相似，其主要的不同之处在于该导线架23的形状与增加了电性测试步骤，且相似的步骤请参阅第一实施例，而不再予以图标。
如图3A所示，该导线架23包括多个具有该导接端231的U形体232，且各该U形体232的两端分别电性连接至不同该半导体芯片21’的电极垫211。
如图3B所示，切割各该U形体232的中间段，也即例如切割U字的底部段，以使不同该半导体芯片21’的电极垫211互不电性连接；然后，进行电性测试，详细来说，是将电性测试探针接触至该导线架23，并避开该导接端231附近的区域，以避免影响该电极垫211与导接端231之间的结合性。
要注意的是，电性测试的步骤为选择性步骤，而可视需要进行或不进行。
如图3C所示，切割各该U形体232的两臂段，且切割该U形体232的切割线宽度小于切割该半导体晶片21的切割线宽度，以令各该导接端231的一端突出于各该半导体芯片21’的一侧边。
第三实施例
请参阅图4A至图4C，其为本发明的多芯片垂直堆栈的封装件及其制法的第三实施例的俯视图。
本实施例与前一实施例相似，其主要的不同之处在于该导线架23为网状分布相连并连接全部该等半导体芯片21’，以使该导线架23的本体部230有所支撑而使本体部230不需借由粘着层以连接于该等半导体芯片21’上。
第四实施例
请参阅图5，其为本发明的多芯片垂直堆栈的封装件的第四实施例的俯视图。
本实施例与第一实施例相似，其主要的不同之处在于该导线架23的导接端231包括中间具有开孔的环形导接端，以使该环形导接端于切割后变成U形导接端233(本图为显示切割后的状态，切割前为环形导接端)。换言之，部分的导接端231借由一中间段相连以构成U形导接端233，该U形导接端233的中间段连接该电极垫211，且该U形导接端233的两端突出于各该半导体芯片21’的一侧边，此种单一该电极垫211连接出两支接脚(pin)的型式主要应用于CE接脚(chip-enable pin)，如此即可增加CE接脚的数量。至于本实施例的制法请参阅第一实施例，在此将不予以赘述。
第五实施例
请参阅图6A至图6I，其为本发明的多芯片垂直堆栈的封装件及其制法的第五实施例的剖视图。
首先，如图6A所示，提供一承载板60，该承载板60可以是铜薄、铝板或是其它可以导电的物质，也可以是一绝缘物质上面覆盖一层导电层，该导电层可以经由溅镀、化学电镀或达到相同目的的方式形成。
如图6B所示，于该承载板60上形成阻层61，该阻层61可以是干式光阻、湿式光阻、聚酰亚胺(polyimide；PI)、苯环丁烯(Bis-Benzo-cyclo-Butene；BCB)或其它可以定义开口的物质。
接着如图6C所示，于该阻层61上形成多个外露该承载板60的阻层开孔610。
如图6D所示，于各该阻层开孔610中形成线路62，于此实施例中，该线路62的材质为铜，但不限于此，该线路62的材质可以依照欲结合的标的物而选用不同材质。
如图6E所示，于该阻层61与线路62上结合一具有多个半导体芯片63’的半导体晶片63，各该半导体芯片63’具有多个电极垫631，且各该线路62将该半导体芯片63’的电极垫631连接至相邻该半导体芯片63’的电极垫631。于形成该线路62后，该阻层61可以选择性地移除。
如图6F所示，移除该承载板60，该移除方式可以利用蚀刻或其它可以达到相同功效的方式达成。
如图6G所示，切割该半导体晶片63，以分离各该半导体芯片63’，且该各该半导体芯片63’之间借由该线路62来连接。
如图6H所示，切割该线路62，以使各该半导体芯片63’之间不相连，且该线路62的一端突出于该半导体芯片63’的一侧边，其中，切割该线路62的切割线宽度小于切割该半导体晶片63的切割线宽度。
如图6I所示，于一基板64上堆栈该等半导体芯片63’，并于该基板64上垂直地竖设多个电性连接该等线路62与基板64的导电组件65，该导电组件65可为导电胶体。
第六实施例
请参阅图7A至图7K，其为本发明的多芯片垂直堆栈的封装件及其制法的第六实施例的剖视图。
首先，如图7A所示，提供一具有多个半导体芯片70’的半导体晶片70，各该半导体芯片70’具有多个电极垫701。
如图7B所示，于该半导体晶片70上形成第一阻层71。
如图7C图所示，于该第一阻层71上形成多个外露该半导体芯片70’的电极垫701与相邻该半导体芯片70’的电极垫701的第一阻层开孔710。
如图7D所示，于该第一阻层71与半导体晶片70上形成导电层72。
如图7E所示，于该导电层72上形成第二阻层73，该第二阻层73具有多个对应该第一阻层开孔710的第二阻层开孔730。
如图7F所示，于各该第二阻层开孔730中的导电层72上电镀形成线路74，该线路74的材质为铜。
如图7G所示，于该线路74上形成镍/钯/金层75。
如图7H所示，移除该第二阻层73及其所覆盖的导电层72。
如图7I所示，切割该半导体晶片70，以分离各该半导体芯片70’，且该各该半导体芯片70’之间借由该线路74来连接。
如图7J所示，切割该线路74与镍/钯/金层75，以使各该半导体芯片70’之间不相连，且该线路74的一端突出于该半导体芯片70’的一侧边，其中，切割该线路74的切割线宽度小于切割该半导体晶片70的切割线宽度。
如图7K所示，于一基板76上堆栈该等半导体芯片70’，并于该基板76上垂直地形成多个电性连接该等线路74与基板76的导电组件77，该导电组件77可为导电胶体。
本发明还揭露一种多芯片垂直堆栈的封装件，其包括：基板30；多个具有多个电极垫211的半导体芯片21’，其交错偏移地堆栈于该基板30上，各该半导体芯片21’上接置有多个对应电性连接各该电极垫211的导接端231，各该导接端231的一端突出于各该半导体芯片21’的一侧边，且该导接端231上方无相邻的半导体芯片21’；以及多个导电组件31，其垂直地竖设于该基板30上，且各该导电组件31电性连接该基板30及其上方的导接端231。
于前述的多芯片垂直堆栈的封装件中，还包括U形导接端233，其中间段连接该电极垫211，且该U形导接端233的两端突出于各该半导体芯片21’的一侧边。
于本实施例的封装件中，该半导体芯片21’上还设有导线架23的本体部230，且该本体部230包括一矩形体或多个L形体。
依上述的封装件中，该导接端231借由异方性导电胶以电性连接至各该电极垫211。
于本发明的封装件中，该本体部230借由粘着层22以接置在半导体芯片21’上。
综上所述，相比于现有技术，由于本发明的多芯片垂直堆栈的封装件借由导线架以做为各半导体芯片的电性连接组件，所以可有效控制各该半导体芯片之间的间距至最小高度；此外，本发明的封装件为交错偏移地堆栈，因此可避免各该半导体芯片之间的短路问题；而且，半导体芯片不需制作线路重布层(RDL)或进行打线工艺，只需贴合导线架，再者本发明可在制作过程中测试电极垫与其上的导接端的结合状态，故整体成本较低且良率较高。
上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (24)
1.一种多芯片堆栈的封装件，其包括：
基板；
多个具有电极垫的半导体芯片，其交错地堆栈于该基板上，各该半导体芯片突出于邻接的该半导体芯片，各该半导体芯片上接置有对应电性连接该电极垫的导接端，该导接端的一端则突出于各该半导体芯片的一侧边；以及
导电组件，其用以电性连接该基板及该导接端。
2.根据权利要求1所述的多芯片堆栈的封装件，其特征在于，该封装件还包括U形导接端，其中间段连接该电极垫，且该U形导接端的两端突出于各该半导体芯片的该侧边。
3.根据权利要求1所述的多芯片堆栈的封装件，其特征在于，该半导体芯片上还设有导线架本体部。
4.根据权利要求3所述的多芯片堆栈的封装件，其特征在于，该本体部包括一矩形体或多个L形体。
5.根据权利要求1所述的多芯片堆栈的封装件，其特征在于，该导接端借由异方性导电胶电性连接至各该电极垫。
6.一种多芯片堆栈的封装件，其包括：
基板；
多个具有电极垫的半导体芯片，其堆栈于该基板上，各该半导体芯片上接置有对应电性连接该电极垫的导接端，该导接端的一端突出于各该半导体芯片的一侧边，且该等半导体芯片间还设有导线架本体部；以及
导电组件，其用以电性连接该基板及该导接端。
7.根据权利要求6所述的多芯片堆栈的封装件，其特征在于，该导接端借由异方性导电胶电性连接至各该电极垫。
8.一种多芯片堆栈的封装件的制法，其包括：
于一基板上交错地堆栈多个具有电极垫的半导体芯片，各该半导体芯片突出于邻接的该半导体芯片，各该半导体芯片上接置有对应电性连接该电极垫的导接端，且该导接端的一端突出于各该半导体芯片的一侧边；以及
以多个导电组件电性连接该基板及该导接端。
9.根据权利要求8所述的多芯片堆栈的封装件的制法，其特征在于，该半导体芯片的制作步骤包括：
于一承载板上接置具有多个电极垫的基材；
切割该基材，而成为多个具有该电极垫的半导体芯片；
于该等半导体芯片上接置横跨该等半导体芯片的导线架，且该导线架具有多个对应电性连接至该电极垫的导接端；
切割该导线架，并令各该导接端的一端突出于各该半导体芯片的一侧边；以及
移除该承载板，以分离该等半导体芯片。
10.根据权利要求9所述的多芯片堆栈的封装件的制法，其特征在于，该导线架还具有本体部，该本体部与导接端分别接置在不同的该半导体芯片上。
11.根据权利要求10所述的多芯片堆栈的封装件的制法，其特征在于，于切割该导线架后，还包括移除该本体部。
12.根据权利要求8所述的多芯片堆栈的封装件的制法，其特征在于，该导接端借由异方性导电胶电性连接至各该电极垫。
13.根据权利要求9所述的多芯片堆栈的封装件的制法，其特征在于，切割该导线架的切割线宽度小于切割该基材的切割线宽度。
14.根据权利要求9所述的多芯片堆栈的封装件的制法，其特征在于，该导线架包括多个具有该导接端的U形体，各该U形体的两端分别电性连接至不同该半导体芯片的电极垫。
15.根据权利要求14所述的多芯片堆栈的封装件的制法，其特征在于，该导线架的切割包括先切割各该U形体的中间段，再切割各该U形体的两臂段。
16.根据权利要求14所述的多芯片堆栈的封装件的制法，其特征在于，切割各该U形体的中间段后，还包括借由该U形体的两臂段进行电性测试，再切割各该U形体的两臂段。
17.根据权利要求9所述的多芯片堆栈的封装件的制法，其特征在于，该导线架呈网状分布并连接全部该等半导体芯片。
18.根据权利要求9所述的多芯片堆栈的封装件的制法，其特征在于，部分该导接端借由一中间段相连以构成U形导接端，其中间段连接该电极垫，且该U形导接端的两端突出于各该半导体芯片的一侧边。
19.一种多芯片堆栈的封装件的制法，其包括：
提供一具有多个半导体芯片的基材，各该半导体芯片具有电极垫；
设置线路于该电极垫上，且各该线路用于将一该半导体芯片的电极垫电性连接至一相邻的半导体芯片的电极垫；
切割该基材，以分离各该半导体芯片；
切割该线路，以使各该半导体芯片之间分离，且该线路的一端突出于该半导体芯片的一侧边；
于一基板上堆栈该等半导体芯片；以及
以多个导电组件电性连接该基板及该线路。
20.根据权利要求19所述的多芯片堆栈的封装件的制法，其特征在于，制作该基材、第一阻层与线路的步骤包括：
于一承载板上形成该第一阻层，且该第一阻层具有多个外露该承载板的该第一阻层开孔；
于各该第一阻层开孔中形成该线路；
结合该基材与该线路，该线路用于将一该半导体芯片的电极垫电性连接至一相邻的半导体芯片的电极垫；以及
移除该承载板。
21.根据权利要求19所述的多芯片堆栈的封装件的制法，其特征在于，制作该基材、第一阻层与线路的步骤包括：
于该基材上形成该第一阻层，且该第一阻层上形成有多个外露该半导体芯片的电极垫的第一阻层开孔；
于该第一阻层与基材上形成导电层；
于该导电层上形成第二阻层，该第二阻层具有多个对应该第一阻层开孔的第二阻层开孔；
于各该第二阻层开孔中电镀形成该线路；以及
移除该第二阻层及其所覆盖的导电层。
22.根据权利要求19所述的多芯片堆栈的封装件的制法，其特征在于，该线路的材质为铜。
23.根据权利要求19所述的多芯片堆栈的封装件的制法，其特征在于，该制法还包括于该线路上形成镍/钯/金层。
24.根据权利要求19项所述的多芯片堆栈的封装件的制法，其特征在于，切割该线路的切割线宽度小于切割该基材的切割线宽度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101101675A TWI459482B (zh) | 2012-01-17 | 2012-01-17 | 多晶片堆疊的封裝件及其製法 |
| TW101101675 | 2012-01-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103208486A true CN103208486A (zh) | 2013-07-17 |
Family
ID=48755658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2012100407540A Pending CN103208486A (zh) | 2012-01-17 | 2012-02-21 | 多芯片堆栈的封装件及其制法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103208486A (zh) |
| TW (1) | TWI459482B (zh) |
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Also Published As
| Publication number | Publication date |
|---|---|
| TW201332026A (zh) | 2013-08-01 |
| TWI459482B (zh) | 2014-11-01 |
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|---|---|---|---|
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