CN104733407A - 半导体装置及其制法 - Google Patents
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Abstract
一种半导体装置及其制法，该半导体装置包括：具有多个导电穿孔的半导体基板、分别设于该半导体基板的相对两表面上的多个导电组件与线路重布结构、以及设于该线路重布结构上的电子组件，藉由降低该半导体基板的厚度，以减少该导电穿孔的高度及深宽比，而有利于该导电穿孔的填孔制程。
Description
技术领域
本发明涉及一种半导体装置，尤指一种能提高信赖性及产品良率的半导体装置及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(ChipScale Package,CSP)、芯片直接贴附封装(Direct Chip Attached,DCA)或多芯片模块封装(Multi－Chip Module,MCM)等覆晶型态的封装模块、或将芯片立体堆栈化整合为三维集成电路(3D IC)芯片堆栈技术等。
图1为现有半导体封装件1的剖面示意图，该半导体封装件1通过于一封装基板18与半导体芯片11之间设置一硅中介板（ThroughSilicon interposer,TSI）10，该硅中介板10具有导电硅穿孔（Through-silicon via,TSV）100及形成于该导电硅穿孔100上的线路重布结构（Redistribution layer,RDL）15，令该线路重布结构15藉由多个导电组件14电性结合间距较大的封装基板18的焊垫180，并以底胶17包覆该些导电组件14，而间距较小的半导体芯片11的电极垫110藉由多个焊锡凸块13电性结合该导电硅穿孔100，再以底胶12包覆该些焊锡凸块13。
若该半导体芯片11直接结合至该封装基板18上，因半导体芯片11与封装基板18两者的热膨胀系数的差异甚大，所以半导体芯片11外围的焊锡凸块13不易与封装基板18上对应的焊垫180形成良好的接合，致使焊锡凸块13自封装基板18上剥离。另一方面，因半导体芯片11与封装基板18之间的热膨胀系数不匹配(mismatch)，其所产生的热应力(thermal stress)与翘曲(warpage)的现象也日渐严重，致使半导体芯片11与封装基板18之间的电性连接可靠度(reliability)下降，且将造成信赖性测试的失败。
因此，藉由半导体基材制作的硅中介板10的设计，其与该半导体芯片11的材质接近，所以可有效避免上述所产生的问题。
此外，藉由该硅中介板10的设计，半导体封装件1除了避免前述问题外，相较于覆晶式封装件，其长宽方向的面积可更加缩小。例如，一般覆晶式封装基板最小的线宽/线距仅能制出12/12μm，而当半导体芯片的电极垫（I/O）数量增加时，以现有覆晶式封装基板的线宽/线距并无法再缩小，所以须加大覆晶式封装基板的面积以提高布线密度，才能接置高I/O数的半导体芯片。反观图1的半导体封装件1，因该硅中介板10可采用半导体制程做出3/3μm以下的线宽/线距，所以当该半导体芯片11具高I/O数时，该硅中介板10的长宽方向的面积足以连接高I/O数的半导体芯片11，所以不需增加该封装基板18的面积，使该半导体芯片11经由该硅中介板10作为一转接板而电性连接至该封装基板18上。
又，该硅中介板10的细线/宽线距特性而使电性传输距离短，所以相较于直接覆晶结合至封装基板的半导体芯片的电性传输速度（效率），形成于该硅中介板10上的半导体芯片11的电性传输速度（效率）更快（更高）。
然而，前述硅中介板10的制法中，该导电硅穿孔100的填铜制程约占整体硅中介板10的制造成本的20%～30%，致使制造成本无法降低。
此外，该导电硅穿孔100的深宽比(Aspect Ratio)过大，也不利于填孔制程，例如，当孔洞过深或孔宽过窄时，会发生铜材无法填满孔洞的问题。
又，前述现有半导体封装件1的制法中，将该半导体芯片11先接置于该硅中介板10上，再进行切单，因该硅中介板10的厚度很薄，所以容易造成结合该半导体芯片11与该硅中介板10用的焊锡凸块13断裂（如图1所示的裂痕处K）、或该硅中介板10破裂(crack)等可靠度问题。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明的目的为提供一种半导体装置及其制法，以减少该导电穿孔的高度及深宽比，而有利于该导电穿孔的填孔制程。
本发明的半导体装置包括：半导体基板，其具有相对的第一表面与第二表面、及多个电性连通该第一与第二表面的导电穿孔；多个导电组件，其设于该半导体基板的第一表面上且电性连接该导电穿孔；线路重布结构，其设于该半导体基板的第二表面上并电性连接该导电穿孔；以及至少一电子组件，其设于该线路重布结构上并电性连接该线路重布结构。
本发明还提供一种半导体装置的制法，其包括：提供一具有相对的第一表面与第二表面的半导体基板，且该半导体基板中具有多个连通该第一与第二表面的导电穿孔，且该半导体基板的第一表面上形成有电性连接该导电穿孔的多个导电组件；形成线路重布结构于该半导体基板的第二表面上，且该线路重布结构电性连接该导电穿孔；以及设置至少一电子组件于该线路重布结构上，且该电子组件电性连接该线路重布结构。
前述的制法中，还包括形成该些导电穿孔前，薄化该半导体基板。
前述的制法中，还包括形成该线路重布结构前，结合承载件于该半导体基板的第一表面上，且于设置该电子组件后，移除该承载件。
前述的制法中，还包括设置该电子组件后，进行切单制程。
前述的制法中，还包括设置该电子组件后，结合一封装基板于该导电组件上。
前述的半导体装置及其制法中，该半导体基板为含硅的板体，且该半导体基板的厚度为25微米。
前述的制法还包括于形成该线路重布结构之前，自该第二表面薄化该半导体基板，使该导电穿孔外露于该半导体基板的第二表面。
前述的半导体装置及其制法中，该导电穿孔外露于该半导体基板的第二表面，使该线路重布结构电性连接该导电穿孔。例如，该导电穿孔的端面与该半导体基板的第二表面齐平。
前述的半导体装置及其制法中，该导电组件包含设于该导电穿孔上的金属层、及设于该金属层上的焊锡材料。
前述的半导体装置及其制法中，该线路重布结构具有相叠的至少一线路层与介电层，且该线路层电性连接该导电穿孔。
另外，前述的半导体装置及其制法中，还包括形成绝缘层于该电子组件与该线路重布结构之间。更进一步地，该绝缘层还包覆该电子组件。
由上可知，本发明的半导体装置及其制法，藉由降低该半导体基板的厚度（该半导体基板的厚度为25微米），以减少该穿孔的高度及深宽比，不仅能减少镀铜的材料以降低制作成本，且有利于填孔制程，使铜材能填满该穿孔。
此外，当该电子组件接置于该线路重布结构上时，藉由该承载件支撑该厚度极薄的半导体基板，所以能避免该些导电凸块断裂、或该半导体基板破裂等可靠度问题。
附图说明
图1为现有半导体封装件的剖面示意图；以及
图2A至图2H为本发明的半导体装置的制法的剖面示意图；其中，图2G’为图2G的其它实施例。
主要组件符号说明
1 半导体封装件
2,2’ 半导体装置
10 硅中介板
11 半导体芯片
12,17 底胶
13 焊锡凸块
14,24 导电组件
15,25 线路重布结构
18,28 封装基板
20 半导体基板
20a 第一表面
20b 第二表面
21 电子组件
22,22’,27 绝缘层
23 承载件
26 焊球
100 导电硅穿孔
110 电极垫
180 焊垫
200 导电穿孔
200’ 穿孔
200a 端面
201 框架
210 导电凸块
230 支撑板
231 黏着材
240 金属层
241 焊锡材料
250 介电层
251 线路层
A 制程区域
K 裂痕处
t 厚度。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2H为本发明的半导体装置2的制法的剖面示意图。
如图2A所示，提供一半导体基板20，且薄化该半导体基板20，使该半导体基板20的厚度t为25微米（um），且该半导体基板20定义有相对的第一表面20a与第二表面20b。接着，形成多个穿孔200’于该第一表面20a上。
于本实施例中，该半导体基板20为含硅的板体，例如，硅中介板（Through Silicon Interposer,TSI）或玻璃基板。
此外，该薄化制程为研磨该半导体基板20的制程区域A，使该半导体基板20的周围形成框架201。
又，以蚀刻方式形成该些穿孔200’。
如图2B所示，形成金属材于各该穿孔200’中，以作为导电穿孔200。接着，形成多个导电组件24于该些导电穿孔200上。
于本实施例中，该导电穿孔200为导电硅穿孔（Through-siliconvia,TSV）。
此外，该导电穿孔200为铜柱及环绕该铜柱的绝缘材所构成，但不以此为限。
又，该导电组件24包含设于该导电穿孔200上的金属层240、及设于该金属层240上的焊锡材料241。
另外，该金属层240为凸块底下金属层（Under Bump Metallurgy,UBM），且该凸块底下金属层的构造与材质因种类繁多而无特别限制。
如图2C所示，结合一承载件23于该半导体基板20的第一表面20a上。接着，薄化该半导体基板20的第二表面20b，使该导电穿孔200外露于该半导体基板20的第二表面20b。
于本实施例中，该承载件23包含一如玻璃的支撑板230与包覆该些导电组件24的黏着材231。
此外，该导电穿孔200的端面200a与该半导体基板20的第二表面20b齐平。
如图2D所示，进行线路重布层（Redistribution layer,RDL）制程，即形成一线路重布结构25于该半导体基板20的第二表面20b与该导电穿孔200上，令该线路重布结构25电性连接该导电穿孔200。
于本实施例中，该线路重布结构25包含相叠的一线路层251与一介电层250，且该线路层251电性连接该导电穿孔200，而最上层的该介电层250外露该线路层251的部分表面。
此外，形成该介电层250的材质为氧化硅（SiO2）、氮化硅（SixNy）或聚对二唑苯（Polybenzoxazole,PBO）。
如图2E所示，设置至少一电子组件21于该线路重布结构25上，且该电子组件21电性连接该线路重布结构25。
于本实施例中，该电子组件21覆晶结合至该线路层251上，即以多个导电凸块210结合并电性连接该电子组件21与该线路层251。
此外，形成一绝缘层22于该电子组件21与该线路重布结构25之间，以包覆该些导电凸块210。例如，该绝缘层22为底胶。
又，该电子组件21为主动组件及/或被动组件，该主动组件例如芯片，如图形处理器（Graphic Processing Unit,GPU）、双倍数据率同步动态随机存取内存（Double Data Rate Synchronous DynamicRandom Access Memory,DDR SDRAM），而该被动组件例如电阻、电容或电感。
如图2F所示，移除该承载件23，以外露该些导电组件24。
如图2G所示，进行切单制程，以形成多个该半导体装置2，且一并移除该框架201。
于另一实施例中，如图2G’所示，也可采用模压制程，使该绝缘层22’还包覆该电子组件21，例如，该绝缘层22为封装胶体。藉由形成该绝缘层22’以强化整体结构，当移除该承载件23后，能避免整体封装结构因应力而造成翘曲（warpage）或变形的问题。
本发明的制法中，当该电子组件21接置于该线路重布结构25上时，藉由该承载件23支撑该厚度极薄的半导体基板20，所以能避免该些导电凸块210断裂、或该半导体基板20破裂等可靠度问题。
如图2H所示，结合一封装基板28于该些导电组件24上。
于本实施例中，形成绝缘层27于该封装基板28与该半导体基板20之间，以包覆该些导电组件24。例如，该绝缘层27为底胶。
此外，形成多个焊球26于该封装基板28的下侧，以供结合至一电路板（图略）上。
本发明的制法中，主要藉由降低该半导体基板20的厚度t，以减少该穿孔200’的高度，并降低该穿孔200’的深宽比，不仅能减少镀铜的材料以降低制作成本，且有利于填孔制程，使铜材能填满该穿孔200’，所以能克服该半导体基板20的可靠度不佳的问题。
本发明提供一种半导体装置2,2’，包括：具有多个导电穿孔200的一半导体基板20、设于该半导体基板20上的多个导电组件24、一线路重布结构25、以及设于该线路重布结构25上的至少一电子组件21。
所述的半导体基板20为含硅的板体并具有相对的第一表面20a与第二表面20b，且该导电穿孔200电性连通该第一与第二表面20a,20b，例如，该导电穿孔200的端面200a与该半导体基板20的第二表面20b齐平。于一实施例中，该半导体基板20的厚度t为25微米。
所述的导电组件24设于该第一表面20a的导电穿孔200上。于一实施例中，该导电组件24包含设于该导电穿孔200上的金属层240、及设于该金属层240上的焊锡材料241。
所述的线路重布结构25设于该半导体基板20的第二表面20b上并电性连接该导电穿孔200。于一实施例中，该线路重布结构25具有相叠的至少一线路层251与至少一介电层250，且该线路层251电性连接该导电穿孔200。
所述的电子组件21设于该线路重布结构25上并电性连接该线路重布结构25的线路层251。
于一实施例中，该半导体装置2还包括绝缘层22,22’，其设于该电子组件21与该线路重布结构25之间。于其中一实施例中，该绝缘层22’还包覆该电子组件21。
综上所述，本发明的半导体装置及其制法，藉由降低该半导体基板的厚度，以减少该穿孔的高度及深宽比，不仅能减少镀铜的材料以降低制作成本，且有利于填孔制程，使铜材能填满该穿孔。
此外，当该电子组件接置于该线路重布结构上时，藉由该承载件支撑该厚度极薄的半导体基板，所以能避免该些导电凸块断裂、或该半导体基板破裂等可靠度问题。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (22)
1.一种半导体装置，包括：
半导体基板，其具有相对的第一表面与第二表面、及多个电性连通该第一与第二表面的导电穿孔；
多个导电组件，其设于该半导体基板的第一表面上且电性连接该导电穿孔；
线路重布结构，其设于该半导体基板的第二表面上并电性连接该导电穿孔；以及
至少一电子组件，其设于该线路重布结构上并电性连接该线路重布结构。
2.根据权利要求1所述的半导体装置，其特征在于，该半导体基板为含硅的板体。
3.根据权利要求1所述的半导体装置，其特征在于，该半导体基板的厚度为25微米。
4.根据权利要求1所述的半导体装置，其特征在于，该导电穿孔的端面与该半导体基板的第二表面齐平。
5.根据权利要求1所述的半导体装置，其特征在于，该导电组件包含设于该导电穿孔上的金属层、及设于该金属层上的焊锡材料。
6.根据权利要求1所述的半导体装置，其特征在于，该线路重布结构具有相叠的至少一线路层与介电层，且该线路层电性连接该导电穿孔。
7.根据权利要求1所述的半导体装置，其特征在于，该半导体装置还包括绝缘层，设于该电子组件与该线路重布结构之间。
8.根据权利要求7所述的半导体装置，其特征在于，该绝缘层还包覆该电子组件。
9.一种半导体装置的制法，包括：
提供一具有相对的第一表面与第二表面的半导体基板，且该半导体基板中具有多个连通该第一与第二表面的导电穿孔，且该半导体基板的第一表面上形成有电性连接该导电穿孔的多个导电组件；
形成线路重布结构于该半导体基板的第二表面上，且该线路重布结构电性连接该导电穿孔；以及
设置至少一电子组件于该线路重布结构上，且该电子组件电性连接该线路重布结构。
10.根据权利要求9所述的半导体装置的制法，其特征在于，该半导体基板为含硅的板体。
11.根据权利要求9所述的半导体装置的制法，其特征在于，该半导体基板的厚度为25微米。
12.根据权利要求9所述的半导体装置的制法，其特征在于，该制法还包括于形成该线路重布结构之前，自该第二表面薄化该半导体基板，使该导电穿孔外露于该半导体基板的第二表面。
13.根据权利要求9所述的半导体装置的制法，其特征在于，该导电穿孔外露于该半导体基板的第二表面，使该线路重布结构电性连接该导电穿孔。
14.根据权利要求13所述的半导体装置的制法，其特征在于，该导电穿孔的端面与该半导体基板的第二表面齐平。
15.根据权利要求9所述的半导体装置的制法，其特征在于，该导电组件包含设于该导电穿孔上的金属层、及设于该金属层上的焊锡材料。
16.根据权利要求9所述的半导体装置的制法，其特征在于，该线路重布结构具有相叠的至少一线路层与介电层，且该线路层电性连接该导电穿孔。
17.根据权利要求9所述的半导体装置的制法，其特征在于，该导电穿孔的制作包括先薄化该半导体基板，再形成该些导电穿孔。
18.根据权利要求9所述的半导体装置的制法，其特征在于，该制法还包括形成该线路重布结构前，结合承载件于该半导体基板的第一表面上，且于设置该电子组件后，移除该承载件。
19.根据权利要求9所述的半导体装置的制法，其特征在于，该制法还包括形成绝缘层于该电子组件与该线路重布结构之间。
20.根据权利要求19所述的半导体装置的制法，其特征在于，该绝缘层还包覆该电子组件。
21.根据权利要求9所述的半导体装置的制法，其特征在于，该制法还包括设置该电子组件后，进行切单制程。
22.根据权利要求9所述的半导体装置的制法，其特征在于，该制法还包括设置该电子组件后，结合一封装基板于该导电组件上。
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