CN219716852U - 一种堆叠式芯片封装结构 - Google Patents
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Abstract
本实用新型涉及一种堆叠式芯片封装结构，包括基板和塑封组件，堆叠式芯片与基板电连接，并且堆叠式芯片放置在塑封组件内，塑封组件内还包括硅中介层，硅中介层与堆叠式芯片的下表面之间形成有重布线层，使得堆叠式芯片通过重布线层与所述硅中介层电性连接，其中：硅中介层具有若干个硅通道，重布线层通过若干个硅通道与基板电性连接；每个硅通道对应设有凸块，且若干个硅通道通过凸块与基板电性连接。本实用新型与现有技术相比，其显著优点是：通过TSV硅通道互连的方式，把不同的功能芯片集成在一起实现电子元器件的多功能；并且TSV硅通道互连方式缩短了电性互连的长度，互连密度强，从而解决了信号延迟的问题，提高了电性能。
Description
技术领域
本实用新型涉及集成电路技术领域，特别是一种堆叠式芯片封装结构。
背景技术
为了满足各类芯片的表面贴装器件（Surface Mounted Devices，简称SMD）的微小型化的需求，目前在考虑栅极和互连延迟的器件级别的电路设计中，现有的芯片互联技术以及无法满足性能的要求，三维集成技术是为了满足人们对元器件的微小型化、高密度化、多功能化的要求被提出来的，随着微电子制造水平的提高，人们逐步由平面的互联向三维立体互联方向上发展，由此诞生了诸多新兴技术，例如MCM（Multi-Chip Module多芯片模组）、COC（Chip On Chip芯片内建芯片）、WOW（Wafer-on-Wafer晶片上的晶片）以及TSV（Through Silicon Via硅通孔）技术。其中，TSV技术是通过芯片之间、晶圆之间制作垂直导通，实现芯片之间互连的技术，它能够使芯片在Z轴方向堆叠的密度最大，芯片之间的互连线最短，外形尺寸最小，并且具有缩小封装尺寸、降低芯片功耗等优势。
文献1：中国授权实用新型专利CN201621082820 .0公开了一种具有加强盖板的堆叠硅封装组件，其作用在于解决盖板与裸片之间的刚性连接导致温控较差的问题；并没有对堆叠结构的设计以及芯片封装进行优化、保护。
发明内容
本实用新型的目的在于提供一种堆叠式芯片封装结构，通过TSV互连的方式，对导电物质进行填充，实现硅通孔的垂直电性互联，从而减小封装的几何尺寸和封装重量。
实现本实用新型目的的技术解决方案为：
一种堆叠式芯片封装结构，包括基板和塑封组件，堆叠式芯片与基板电连接，并且堆叠式芯片放置在塑封组件内；塑封组件内还包括硅中介层，硅中介层与堆叠式芯片的下表面之间形成有重布线层，使得堆叠式芯片通过重布线层与硅中介层电性连接，其中：
硅中介层具有若干个硅通道，重布线层通过若干个硅通道与基板电性连接。
进一步的，每个硅通道对应设有凸块，且若干个硅通道通过凸块与基板电性连接。
进一步的，堆叠式芯片是由多层芯片互联组成，每层芯片的下表面设置有微凸块，相邻两层芯片之间设置有金属布线层，并且通过微凸块与金属布线层实现电性连接。
进一步的，堆叠式芯片包括上层芯片和下层芯片，每层芯片中设有若干个硅通道，上层芯片的若干硅通道分别与下层芯片的若干硅通道电性连接。
进一步的，每层芯片包括至少一个裸片，同层芯片中的每个裸片之间采用串行连接。
进一步的，每层芯片包括至少一个裸片，上层芯片的裸片与下层芯片的裸片之间采用并行连接。
进一步的，每个裸片的尺寸不同或者相同。
进一步的，重布线层为包括至少一层带有介电层的金属布线层。
进一步的，基板的下表面连接有若干个焊球。
本实用新型与现有技术相比，其显著优点是：通过TSV硅通道互连的方式，把不同的功能芯片集成在一起实现电子元器件的多功能；并且TSV硅通道互连方式缩短了电性互连的长度，互连密度强，从而解决了信号延迟的问题，提高了电性能。
附图说明
图1是本实用新型的一种堆叠式芯片封装结构剖视图。
图中：11、第一芯片；12、第二芯片；13、第三芯片；14、金属布线层；15、微凸块；20、硅通道；21、凸块；31、重布线层；32、硅中介层；40、基板；50、焊球。
具体实施方式
以下结合附图，详细说明本实用新型的实施方式。
如图1所示，一种堆叠式芯片封装结构，包括基板40和塑封组件，堆叠式芯片与基板40电连接，并且堆叠式芯片放置在塑封组件内；塑封组件内还包括硅中介层32，硅中介层32与堆叠式芯片的下表面之间形成有重布线层31，使得堆叠式芯片通过重布线层31与硅中介层32电性连接，其中：
硅中介层32具有若干个硅通道20，重布线层31通过若干个硅通道20与基板40电性连接。
另外，每个硅通道20对应设有凸块21，且若干个硅通道20通过凸块21与基板40电性连接。
具体的，堆叠式芯片是由多层芯片互联组成，每层芯片的下表面设置有微凸块15，相邻两层芯片之间设置有金属布线层14，并且通过微凸块15与金属布线层14实现电性连接。
具体的，堆叠式芯片包括上层芯片和下层芯片，每层芯片中设有若干个硅通道20，上层芯片的若干硅通道20分别与下层芯片的若干硅通道20电性连接。其中：
上层芯片包括第一芯片11和第二芯片12，下层芯片为第三芯片13；
每层芯片包括至少一个裸片，第一芯片11与第二芯片12中的每个裸片之间采用串行连接；第一芯片11与第二芯片12中的每个裸片之间串行连接后，再与下层芯片的裸片之间并行连接。
串行连接的特点是布线线路简单，只要一对一布线就可以实现双向电传输；并行连接的特点是传输速度快，支持多对一布线实现同步点传输。
具体的，每个裸片的尺寸不同或者相同，适用于不同规格的芯片。
具体的，重布线层31为包括至少一层带有介电层的金属布线层，金属布线层的材料为环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃或含氟玻璃的一种或几种。
具体的，基板40的下表面连接有若干个焊球50。其中，焊球50的材质选用锡、铜、铝、银、金、镍、钛的一种或几种。
工作原理：首先，准备待封装的多层堆叠芯片，采用TSV技术制作硅通道20，使用铜、钨、多晶硅等导电物质作为填充材料，实现硅通道20在多层堆叠芯片之间进行垂直电气互联；其中：每层芯片设有微凸块15；接着，通过多层堆叠芯片的硅通道20与重布线层31进行布局；然后，将多层堆叠芯片进行倒装、对准，与硅中介层32面对面键合；最后，将整体通过凸块21与基板40相连。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (7)
1.一种堆叠式芯片封装结构，包括基板和塑封组件，所述堆叠式芯片与所述基板电连接，并且所述堆叠式芯片放置在所述塑封组件内，其特征在于：所述塑封组件内还包括硅中介层，所述硅中介层与所述堆叠式芯片的下表面之间形成有重布线层，使得所述堆叠式芯片通过所述重布线层与所述硅中介层电性连接，其中：
所述硅中介层具有若干个硅通道；
所述重布线层通过若干个所述硅通道与所述基板电性连接；
每个所述硅通道对应设有凸块，且若干个所述硅通道通过所述凸块与所述基板电性连接；
所述堆叠式芯片是由多层芯片互联组成，每层芯片的下表面设置有微凸块，相邻两层芯片之间设置有金属布线层，并且通过所述微凸块与所述金属布线层实现电性连接。
2.根据权利要求1所述的一种堆叠式芯片封装结构，其特征在于：所述堆叠式芯片包括上层芯片和下层芯片，每层芯片中设有若干个硅通道，所述上层芯片的若干硅通道分别与所述下层芯片的若干硅通道电性连接。
3.根据权利要求1所述的一种堆叠式芯片封装结构，其特征在于：每层芯片包括至少一个裸片，同层芯片中的每个所述裸片之间采用串行连接。
4.根据权利要求2所述的一种堆叠式芯片封装结构，其特征在于：每层芯片包括至少一个裸片，所述上层芯片的裸片与所述下层芯片的裸片之间采用并行连接。
5.根据权利要求3或4所述的一种堆叠式芯片封装结构，其特征在于：每个所述裸片的尺寸不同或者相同。
6.根据权利要求5所述的一种堆叠式芯片封装结构，其特征在于：所述重布线层为包括至少一层带有介电层的金属布线层。
7.根据权利要求6所述的一种堆叠式芯片封装结构，其特征在于：所述基板的下表面连接有若干个焊球。
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Cited By (1)
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| CN117574816A (zh) * | 2024-01-15 | 2024-02-20 | 江苏中科智芯集成科技有限公司 | 一种用于芯片的应力仿真方法、系统、设备和存储介质 |
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2023
- 2023-04-28 CN CN202321012863.1U patent/CN219716852U/zh active Active
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