CN117832187A - 一种半导体封装及电子设备 - Google Patents
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Abstract
本申请提供了一种半导体封装及电子设备。其中，半导体封装包括：后道工序转接层，后道工序转接层被分割成相互独立设置的至少一个互连转接部和至少一个冗余转接部；任意相邻两个转接部之间填充有第一填充料；各互连转接部上设置有与该互连转接部电连接的至少一个芯片。在该半导体封装中，采用后道工序转接层与芯片互连，可以省掉TSV相关工艺，从而可以降低封装成本。并且由于后道工序转接层被分割成了相互独立的至少一个互连转接部和至少一个冗余转接部，从而可以缓解后道工序转接层发生形变和残余应力过大的问题，降低后道工序转接层产生裂纹等封装可靠性的风险。
Description
技术领域
本申请涉及半导体封装技术领域，尤其涉及一种半导体封装及电子设备。
背景技术
芯片与芯片的高速高密互联是实现半导体封装更高集成度、更小时延、更好电气性能的关键。其中，2.5D封装及其变种的互联方法在近年来得到了广泛的关注和应用。
参见图1，在2.5D封装中，芯片01并排放置在硅基转接板(interposer)02上，芯片01通过微凸块(u-Bump)03和硅基转接板02中的布线实现互连。硅基转接板02通过硅通孔021(Through Silicon Via，TSV)实现上下表面的互连，硅基转接板02通过受控熔陷芯片联结(Controlled Collapse of Chip Connection，C4)锡球04焊接至封装基板05上。但是在2.5D封装中，硅基转接板02与封装基板05的联结可靠性问题随着封装尺寸的增大而日益突出，且高深宽比的TSV工艺难度较大，成本较高。
针对TSV成本高问题，参见图2，相关技术中提出可以通过半导体制造厂(Fab)后道工序(Back End Of Line，BEOL)技术形成转接层，其中，BEOL转接层06主要包括交替层叠设置的多层金属层061和多层介质层062形成，相邻金属层061通过介质层062中的微通孔电连接。然后在上面通过微凸块03焊接一个或多个芯片01，从而可以实现芯片01与芯片01的高密度互联。BEOL转接层06下方可以通过直接形成的再分布线路层(Redistribution Layer，RDL)07或球状引脚栅格阵列(Ball Grid Array，BGA)实现信号导出。由于BEOL转接层06中微通孔相比硅基转接板02中TSV深度浅、尺寸小，因此封装成本自然降低。
但是，随着封装尺寸的增大，BEOL转接层和再分布线路层存在的热膨胀系数(Coefficients of Thermal Expansion，CET)差异会使BEOL转接层发生形变和残余应力过大的问题，从而使BEOL转接层产生裂纹等封装可靠性风险，限制BEOL转接层的大规模运用。
发明内容
本申请提供一种半导体封装及电子设备，用于改善BEOL转接层存在的形变和残余应力过大的问题。
第一方面，本申请实施例提供的一种半导体封装，该半导体封装中主要包括BEOL转接层和位于该BEOL转接层上的至少一个芯片。其中，该BEOL转接层包括交替层叠的多层布线层和多层层间介质层。BEOL转接层被分割成相互独立设置的至少一个互连转接部和至少一个冗余转接部。这里的“独立设置”是指物理上相互独立，彼此之间没有直接的物理连接。互连转接部中至少一层层间介质层中设置有微通孔，其中微通孔一般是指孔径小于0.15mm的通孔，各互连转接部上设置有与该互连转接部电连接的至少一个芯片，而冗余转接部则不与芯片电连接。该半导体封装中还包括填充于至少一个互连转接部和至少一个冗余转接部中任意相邻两个转接部之间的第一填充料，例如第一填充胶料填充于任意相邻的两个互连转接部之间、任意相邻的两个冗余转接部之间以及任意相邻的冗余转接部与互连转接部之间。在该半导体封装中，采用BEOL转接层与芯片互连，可以省掉TSV相关工艺，从而可以降低封装成本。并且由于BEOL转接层被分割成了相互独立的至少一个互连转接部和至少一个冗余转接部，从而可以缓解BEOL转接层发生形变和残余应力过大的问题，降低BEOL转接层产生裂纹等封装可靠性的风险。
在芯片制程中一般包括前道工序(front end of line，FEOL)和BEOL，在衬底上制作器件(例如该器件可以是有源器件也可以是无源器件)的工序流程称为FEOL，之后在器件上形成多层导电金属线的工序流程称为BEOL。随着半导体封装技术的发展，在芯片的封装中也会采用BEOL形成转接层，例如本申请中的BEOL转接层。该BEOL转接层并不是常规芯片中的BEOL层，与常规芯片中的BEOL层相比，仅是采用了相同的工序流程。
本申请对第一填充料的材料不作限定，示例性的，第一填充料可以为填充胶。
示例性的，布线层可以采用金属形成，例如铜(Cu)、铝(Al)、钨(W)等，在此不作限定。层间介质层可以采用硅基化合物形成，例如氧化硅，氮化硅等，在此不作限定。
示例性的，半导体封装还包括位于至少一个互连转接部中各互连转接部上的至少一个微凸块，位于互连转接部上的至少一个芯片通过至少一个微凸块与互连转接部电连接。在该实施例中，由于BEOL转接层被分割成了相互独立的至少一个互连转接部和至少一个冗余转接部，单个互连转接部的面积相较整层的BEOL转接层的面积较小，可以提高单个互连转接部上的微凸块的共面度，从而可以提高芯片的绑定(bonding)良率。
示例性的，BEOL转接层中一般还包括覆盖最上层布线层的钝化层，钝化层中具有多个开窗，在开窗中设有第一焊垫，第一焊垫用于焊接微凸块。从而BEOL转接层上的芯片可以通过微凸块与BEOL转接层电连接。
示例性的，钝化层可以采用二氧化硅等绝缘材料形成，在此不作限定。
示例性的，在本申请中，为了增加半导体封装的封装可靠性，半导体封装还可以包括填充于芯片与BEOL转接层之间的第二填充料。该第二填充料可以作为一个缓冲层，在半导体封装跌落时可以减少传递到BEOL转接层与芯片上的力，从而提高整个半导体封装的安全性。示例性的，在本申请中，第二填充料可以为填充胶，在此不作限定。
示例性的，第一填充料与第二填充料的材料可以相同。这样在制备时可以同时在芯片与BEOL转接层之间的间隙以及BEOL转接层中的间隙填充填充料，从而可以简化工艺流程。
示例性的，BEOL转接层可以包括至少一个第一互连转接部和/或至少一个第二互连转接部和/或至少一个第三互连转接部。各互连转接部上设置有与该互连转接部电连接的至少一个微凸块，从而半导体封装中的芯片可以通过微凸块与对应的互连转接部电连接。
第一互连转接部中具有至少一个导通第一互连转接部两侧的层间互连线，层间互连线由每一布线层中的布线以及每一层层间介质层中的微通孔组成，每一层间互连线分别电连接位于第一互连转接部上的一个微凸块，通过微凸块与芯片电连接；从而第一互连转接部上方的芯片可以通过层间互连线将信号传输至第一互连转接部下方。
第二互连转接部中具有至少一条芯片到芯片互连线，各芯片到芯片互连线的两端分别电连接位于第二互连转接部上的两个不同的微凸块，两个不同的微凸块可以连接两个芯片，从而两个芯片可以通过该芯片到芯片互连线实现互连。
第三互连转接部中具有至少一个导通第三互连转接部两侧的层间互连线和至少一条芯片到芯片互连线，至少一个层间互连线中各层间互连线分别电连接位于第三互连转接部上的一个微凸块；至少一条芯片到芯片互连线中的各芯片到芯片互连线的两端分别电连接位于第三互连转接部上的两个不同的微凸块。
需要说明的是，本申请对BEOL转接层中互连转接部和冗余转接部的数量不作限定，在保证各互连转接部的互连性能的基础上可以根据半导体封装的水平面积进行设定，半导体封装的水平面积越大，互连转接部和冗余转接部的数量可以越多。
需要说明的是，本申请中芯片可以为裸片(die)，裸片是芯片未封装前的晶粒，每一个裸片就是一个具有独立功能的尚未封装的芯片，它可由一个或多个电路组成。具体的实施例中的裸片包括但不限于专用集成电路(application specific integratedcircuit，简称ASIC)、内存裸片、存储器裸片等。当然，芯片也可以是封装后的芯片，在此不作限定。
示例性，该半导体封装中还可以包括位于BEOL转接层面向芯片一侧、且用于塑封各芯片的第一塑封层。
本申请对第一塑封层的材料不作限定，例如第一塑封层的材料可以为环氧塑封化合物(Epoxy Molding Compound，EMC)等。
进一步地，该半导体封装还可以包括位于BEOL转接层远离芯片一侧的再分布线路层，利用再分布线路层可以将焊盘布置到新的、节距占位更为宽松和有利的区域。而BEOL转接层通过第一焊球与再分布线路层电连接，从而可以解耦BEOL转接层和再分布线路层的制造流程，减少再分布线路层高温制程对芯片与BEOL转接层联结的可靠性的负面影响，有利于提高良率和可靠性。
在具体实施时，再分布线路层可以由介质层和至少一层导电层组成，导电层上设置有电路布线，介质层中则会设置有介质穿孔用于连通不同层上的电路布线。介质层的材料一般为聚酰亚胺，导电层的材质一般金属。本申请对重布线层中包括的导电层的层数不作限定，可以根据实际需求进行设计。
示例性的，再分布线路层上一般还设置有第二焊盘，第一焊球与第二焊盘进行焊接，第二焊盘与再分布线路层中的电路布线电连接。
可选地，该半导体封装中还可以包括填充于BEOL转接层与再分布线路层之间的第三填充料。该第三填充料可以作为一个缓冲层，在半导体封装跌落时可以减少传递到BEOL转接层与再分布线路层上的力，从而提高整个半导体封装的安全性。
示例性的，在本申请中，第三填充料可以为填充胶，在此不作限定。
示例性的，该半导体封装中还可以包括用于塑封BEOL转接层、至少一个芯片以及再分布线路层的第二塑封层。本申请对第二塑封层的材料不作限定，例如第二塑封层的材料可以为环氧塑封化合物(Epoxy Molding Compound，EMC)等。
示例性的，本申请中第一塑封层和第二塑封层可以采用相同的塑封材料形成，在此不作限定。
进一步地，该半导体封装中还包括位于再分布线路层远离BEOL转接层一侧的封装基板；再分布线路层可以通过第二焊球与封装基板电连接。
示例性的，第二焊球的尺寸一般比第一焊球的尺寸的大。第一焊球可以是微焊球或者芯片联结(Chip Connection，C2)焊球，第二焊球可以是C4焊球。
示例性的，该半导体封装中还可以包括填充于再分布线路层与封装基板之间的第四填充料。该第四填充料可以作为一个缓冲层，在半导体封装跌落时可以减少传递到封装基板与再分布线路层上的力，从而提高整个半导体封装的安全性。
示例性的，在本申请中，第四填充料可以为填充胶，在此不作限定。
可以理解的是，本申请中第一填充料、第二填充料、第三填充料和第四填充料的材料可以完全相同，也可以部分相同，还可以完全不相同，在此不作限定。
第二方面，本申请实施例还提供了一种电子设备，包括电路板和与所述电路板电连接的如第一方面或第一方面的各种实施方式所述的半导体封装。由于该电子设备问题的原理与前述一种半导体封装相似，因此该电子设备的实施可以参见前述半导体封装的实施，重复之处不再赘述。
上述第二方面可以达到的技术效果可以参照上述第一方面中任一可能设计可以达到的技术效果说明，这里不再重复赘述。
附图说明
图1为相关技术中提出的一种2.5D封装的结构示意图；
图2为相关技术中提供的又一种2.5D封装的结构示意图；
图3为本申请实施例提供的一种电子设备的结构示意图；
图4为本申请实施例提供的一种半导体封装的结构示意图；
图5为本申请实施例提供的一种BEOL转接层的结构示意图；
图6为本申请实施例提供的一种BEOL转接层中第一互连转接部的结构示意图；
图7为本申请实施例提供的一种BEOL转接层中第二互连转接部的结构示意图；
图8为本申请实施例提供的一种BEOL转接层中第三互连转接部的结构示意图；
图9为本申请实施例提供的另一种半导体封装的结构示意图；
图10为本申请实施例提供的又一种半导体封装的结构示意图；
图11为本申请实施例提供的又一种半导体封装的结构示意图；
图12a至图12j为本申请实施例提供的一种半导体封装的制备过程的结构示意图。
附图标号说明：
1-电子设备；10-半导体封装；20-壳体；30-电路板；11-BEOL转接层；110-冗余转接部；111-第一互连转接部；112-第二互连转接部；113-第三互连转接部；Dn-布线层；Dk-层间介质层；P1-钝化层；Vk-微通孔；L1-层间互连线；L2-芯片到芯片互连线；121-第一填充料；122-第二填充料；123-第三填充料；124-第四填充料；131-第一焊垫；132-微凸块；14-芯片；15-再分布线路层；151-介质层；152-导电层；153-第二焊垫；161-第一焊球；162-第二焊球；171-第一塑封层；172-第二塑封层；18-封装基板；100-第一衬底基板；150-第二衬底基板。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“一种”、“所述”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。
在本申请的描述中，需要说明的是，术语“中”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本发明保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
为了方便理解本申请实施例提供的技术方案，下面首先说明一下其具体应用场景。本申请实施例提出的半导体封装可以应用于各种电子设备中。例如可以应用于智能手机、智能电视、智能电视机顶盒、个人电脑(personal computer，PC)、可穿戴设备、智能宽带等。应注意，本申请实施例提出的半导体封装旨在包括但不限于应用在这些和任意其它适合类型的电子设备中。示例性的，如图3所示，电子设备1可以包含壳体20以及设置在壳体20内的电路板30和与该电路板30电连接半导体封装10。下面将结合附图对本申请作进一步地详细描述。
参见图4，图4为本申请实施例提供的一种半导体封装的结构示意图。该半导体封装10中可以包括BEOL转接层11和位于该BEOL转接层11上的至少一个芯片14。
如图5所示，BEOL转接层11包括交替层叠的多层布线层：M1～MN(图中以N等于5为例进行示意)和多层层间介质层：D1～DK(图中以K等于4为例进行示意)。BEOL转接层11被分割成相互独立设置的至少一个互连转接部(图中以3个互连转接部111～113为例进行示意)和至少一个冗余转接部110(图中以2个冗余转接部110为例进行示意)。这里的“独立设置”是指物理上相互独立，彼此之间没有直接的物理连接。互连转接部111、112或113中至少一层层间介质层Dk(k为1至K的任意数)中设置有微通孔Vk，其中微通孔Vk一般是指孔径小于0.15mm的通孔，互连转接部111、112或113与芯片电连接，而冗余转接部110则不与芯片14电连接，一般位于边缘，其上方用于塑封。
在芯片制程中一般包括前道工序(front end of line，FEOL)和BEOL，在衬底上制作器件(例如该器件可以是有源器件也可以是无源器件)的工序流程称为FEOL，之后在器件上形成多层导电金属线的工序流程称为BEOL。随着半导体封装技术的发展，在芯片的封装中也会采用BEOL形成转接层，例如本申请中的BEOL转接层。该BEOL转接层并不是常规芯片中的BEOL层，与常规芯片中的BEOL层相比，仅是采用了相同的工序流程。
示例性的，本申请中，布线层Mn(n为1至N的任意数)可以采用金属形成，例如铜(Cu)、铝(Al)、钨(W)等，在此不作限定。层间介质层Dk可以采用硅基化合物形成，例如氧化硅，氮化硅等，在此不作限定。
示例性的，如图5所示，BEOL转接层11中一般还包括覆盖最上层布线层MN的钝化层P1，钝化层P1中具有多个开窗，在开窗中设有第一焊垫131，第一焊垫131用于焊接微凸块132。从而BEOL转接层11上的芯片14可以通过微凸块132与BEOL转接层11电连接。
示例性的，钝化层P1可以采用二氧化硅等绝缘材料形成，在此不作限定。
示例性的，如图5所示，BEOL转接层11可以包括至少一个第一互连转接部111和/或至少一个第二互连转接部112和/或至少一个第三互连转接部113。各互连转接部(111、112或113)上设置有与该互连转接部(111、112或113)电连接的至少一个微凸块132，从而半导体封装中的芯片14可以通过微凸块132与对应的互连转接部(111、112或113)电连接。
参见图6，第一互连转接部111中具有至少一个导通第一互连转接部111上下表面的层间互连线L1，层间互连线L1由每一布线层Mn中的布线以及每一层层间介质层Dk中的微通孔Vk组成，每一层间互连线L1分别电连接位于该第一互连转接部111上的一个微凸块132，从而通过微凸块132与芯片14电连接，进而第一互连转接部111上方的芯片14可以通过层间互连线L1将信号传输至第一互连转接部111下方。
参见图7，第二互连转接部112中具有至少一条芯片到芯片互连线L2，各芯片到芯片互连线L2的两端分别电连接位于第二互连转接部112上的两个不同的微凸块132，两个不同的微凸块132可以连接两个芯片14，从而两个芯片14可以通过该芯片到芯片互连线L2实现互连。
参见图8，第三互连转接部113中具有至少一个导通第三互连转接部113两侧的层间互连线L1和至少一条芯片到芯片互连线L2，至少一个层间互连线L1中各层间互连线L1分别电连接位于第三互连转接部113上的一个微凸块132；至少一条芯片到芯片互连线L2中的各芯片到芯片互连线L2的两端分别电连接位于第三互连转接部113上的两个不同的微凸块132。
需要说明的是，本申请对BEOL转接层中互连转接部和冗余转接部的数量不作限定，在保证各互连转接部的互连性能的基础上可以根据半导体封装的水平面积进行设定，半导体封装的水平面积越大，互连转接部和冗余转接部的数量可以越多。
参见图4，该半导体封装10中还可以包括填充于至少一个互连转接部(111、112或113)和至少一个冗余转接部110中任意相邻两个转接部之间的第一填充料121，例如第一填充料121填充于任意相邻的两个互连转接部之间、任意相邻的两个冗余转接部110之间以及任意相邻的冗余转接部110与互连转接部之间。本申请对第一填充料121的材料不作限定，示例性的，第一填充料121可以为填充胶。
继续参见图4，各互连转接部(111、112或113)上还设置有与该互连转接部电连接的至少一个芯片14。示例性的，该至少一个芯片14中各芯片14可以通过设置在各互连转接部上的至少一个微凸块132与该互连转接部实现电连接。
需要说明的是，本申请中芯片14可以为裸片(die)，裸片是芯片14未封装前的晶粒，每一个裸片就是一个具有独立功能的尚未封装的芯片14，它可由一个或多个电路组成。具体的实施例中的裸片包括但不限于专用集成电路(application specific integratedcircuit，简称ASIC)、内存裸片、存储器裸片等。当然，芯片14也可以是封装后的芯片14，在此不作限定。
在该半导体封装10中，采用BEOL转接层11与芯片14互连，可以省掉TSV相关工艺，从而可以降低封装成本。并且由于BEOL转接层11被分割成了相互独立的至少一个互连转接部(111、112或113)和至少一个冗余转接部110，从而可以缓解BEOL转接层11发生形变和残余应力过大的问题，降低BEOL转接层11产生裂纹等封装可靠性的风险。
并且，由于BEOL转接层11被分割成了相互独立的至少一个互连转接部(111、112或113)和至少一个冗余转接部110，单个互连转接部(111、112或113)的面积相较整层的BEOL转接层11的面积较小，可以提高单个互连转接部(111、112或113)上的微凸块132的共面度，从而可以提高芯片14的绑定(bonding)良率。
示例性的，在本申请中，为了增加半导体封装10的封装可靠性，如图4所示，半导体封装10还可以包括填充于芯片14与BEOL转接层11之间的第二填充料122。该第二填充料122可以作为一个缓冲层，在半导体封装10跌落时可以减少传递到BEOL转接层11与芯片14上的力，从而提高整个半导体封装10的安全性。示例性的，在本申请中，第二填充料122可以为填充胶，在此不作限定。
示例性的，第一填充料121与第二填充料122的材料可以相同。这样在制备时可以同时在芯片14与BEOL转接层11之间的间隙以及BEOL转接层11中的间隙填充填充料，从而可以简化工艺流程。
示例性，参见图9，图9为本申请实施例提供的另一种半导体封装的结构示意图。半导体封装10中还可以包括位于BEOL转接层11面向芯片14一侧、且用于塑封各芯片14的第一塑封层171。
本申请对第一塑封层171的材料不作限定，例如第一塑封层171的材料可以为环氧塑封化合物(Epoxy Molding Compound，EMC)等。
继续参见图9，该半导体封装10还可以包括位于BEOL转接层11远离芯片14一侧的再分布线路层15，利用再分布线路层15可以将焊盘布置到新的、节距占位更为宽松和有利的区域。而BEOL转接层11通过第一焊球161与再分布线路层15电连接，从而可以解耦BEOL转接层11和再分布线路层15的制造流程，减少再分布线路层15高温制程对芯片14与BEOL转接层11联结的可靠性的负面影响，有利于提高良率和可靠性。
在具体实施时，再分布线路层15可以由介质层151和至少一层导电层152组成，导电层152上设置有电路布线，介质层151中则会设置有介质穿孔用于连通不同层上的电路布线。介质层151的材料一般为聚酰亚胺，导电层152的材质一般金属。本申请对再分布线路层15中包括的导电层152的层数不作限定，可以根据实际需求进行设计。
示例性的，再分布线路层15上一般还设置有第二焊盘153，第二焊盘153与再分布线路层15中的电路布线电连接，第一焊球161焊接在第二焊盘153上。
继续参见图9，该半导体封装10中还可以包括填充于BEOL转接层11与再分布线路层15之间的第三填充料123。该第三填充料123可以作为一个缓冲层，在半导体封装10跌落时可以减少传递到BEOL转接层11与再分布线路层15上的力，从而提高整个半导体封装10的安全性。
示例性的，在本申请中，第三填充料123可以为填充胶，在此不作限定。
参见图10，图10为本申请实施例提供的又一种半导体封装的结构示意图。半导体封装10中还可以包括用于塑封BEOL转接层11、至少一个芯片14以及再分布线路层15的第二塑封层172。
本申请对第二塑封层172的材料不作限定，例如第二塑封层172的材料可以为环氧塑封化合物(Epoxy Molding Compound，EMC)等。
示例性的，本申请中第一塑封层171和第二塑封层172可以采用相同的塑封材料形成，在此不作限定。
参见图11，图11为本申请实施例提供的又一种半导体封装10的结构示意图。半导体封装10中还包括位于再分布线路层15远离BEOL转接层11一侧的封装基板；再分布线路层15可以通过第二焊球162与封装基板18电连接。
示例性的，第二焊球162的尺寸一般比第一焊球161的尺寸的大。第一焊球161可以是微焊球或者芯片14联结(Chip Connection，C2)焊球，第二焊球162可以是C4焊球。
示例性的，继续参见图11，该半导体封装10中还可以包括填充于再分布线路层15与封装基板18之间的第四填充料124。该第四填充料124可以作为一个缓冲层，在半导体封装10跌落时可以减少传递到封装基板18与再分布线路层15上的力，从而提高整个半导体封装10的安全性。
示例性的，在本申请中，第四填充料124可以为填充胶，在此不作限定。
可以理解的是，本申请中第一填充料121、第二填充料122、第三填充料123和第四填充料124的材料可以完全相同，也可以部分相同，还可以完全不相同，在此不作限定。
为方便理解本申请实施例提供的半导体封装，下面结合制备方法对本申请实施例提供的上述半导体封装进行进一步的说明。制备该半导体封装可以包括以下步骤：
如图12a所示，在第一衬底基板100上采用BEOL工艺形成一整层设置的BEOL转接层11，并在该BEOL转接层11上焊接微凸块132。其中BEOL转接层11中包括交替层叠设置的多层布线层：M1～M5和多层层间介质层：D1～D4，以及位于最上层的钝化层P1。层间介质层Dk中设置有微通孔Vk，BEOL转接层11中具有由布线层Mn中布线和微通孔Vk形成的层间互连线L1和芯片到芯片互连线L2，钝化层P1中具有多个开窗，在开窗中设有第一焊垫131，微凸块132焊接在第一焊垫131上。
如图12b所示，将BEOL转接层11分割呈相互独立设置的至少一个第一互连转接部111和/或至少一个第二互连转接部112和/或至少一个第三互连转接部113。
如图12c所示，在BEOL转接层11上绑定芯片14，并在芯片14与BEOL转接层11之间，以及BEOL转接层11中的间隙处填充填充料，同时形成第一填充料121和第二填充料122。
如图12d所示，在BEOL转接层11面向芯片14一侧形成用于塑封各芯片14的第一塑封层171，并对第一塑封层171进行研磨直至露出芯片14。
如图12e所示，对BEOL转接层11下方的第一衬底基板100进行研磨直至露出BEOL转接层11。
如图12f所示，在BEOL转接层11远离芯片14一侧焊接第一焊球161。
如图12g所示，在第二衬底基板150上形成再分布线路层15，再分布线路层15可以由介质层151和至少一层导电层152组成，导电层152上设置有电路布线，介质层151中则会设置有介质穿孔用于连通不同层上的电路布线，再分布线路层15的上表面设置有第二焊盘153。
如图12h所示，绑定再分布线路层15与BEOL转接层11，并在再分布线路层15与BEOL转接层11之间填充第三填充料123。
如图12i所示，去除再分布线路层15下方的第二衬底150，并在再分布线路层15远离BEOL转接层11一侧焊接第二焊球162。
如图12j所示，在再分布线路层15远离BEOL转接层11一侧装贴封装基板18，并在再分布线路层15与封装基板18之间填充第四填充料124。
在本申请实施例提供的上述半导体封装10中，采用BEOL转接层11与芯片14互连，可以省掉TSV相关工艺，从而可以降低封装成本。并且由于BEOL转接层11被分割成了相互独立的至少一个互连转接部和至少一个冗余转接部110，从而可以缓解BEOL转接层11发生形变和残余应力过大的问题，降低BEOL转接层11产生裂纹等封装可靠性的风险。并且，由于BEOL转接层11被分割成了相互独立的至少一个互连转接部(111、112或113)和至少一个冗余转接部110，单个互连转接部(111、112或113)的面积相较整层的BEOL转接层11的面积较小，可以提高单个互连转接部(111、112或113)上的微凸块132的共面度，从而可以提高芯片14的绑定(bonding)良率。
另外，本申请解耦了BEOL转接层11和再分布线路层15的制造流程，可以减少再分布线路层15高温制程对芯片14与BEOL转接层11联结的可靠性的负面影响，有利于提高良率和可靠性。
本申请实施例提供的半导体封装10适应于任何需要芯片14与芯片14的高密、高带宽互联的产品。
相应地，本申请还提供了一种电子设备，如图3所示，该电子设备1包括电路板30以及设置在所述电路板30上的上述任一技术方案中的半导体封装10。本申请实施例提出的电子设备1包括但不限于智能手机、智能电视、智能电视机顶盒、个人电脑、可穿戴设备、智能宽带等，此处不进行一一列举。由于该电子设备1解决问题的原理与前述一种半导体封装10相似，因此该电子设备1的实施可以参见前述半导体封装10的实施，重复之处不再赘述。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (10)
1.一种半导体封装，其特征在于，包括：
后道工序转接层，所述后道工序转接层包括交替层叠设置的多层布线层和多层层间介质层，且所述后道工序转接层被分割成相互独立设置的至少一个互连转接部和至少一个虚冗余转接部，所述互连转接部中至少一层所述层间介质层中设置有微通孔；
填充于所述至少一个互连转接部和所述至少一个冗余转接部中任意相邻两个转接部之间的第一填充料；
位于所述至少一个互连转接部中各所述互连转接部上的、且与所述互连转接部电连接的至少一个芯片。
2.如权利要求1所述的半导体封装，其特征在于，所述半导体封装还包括位于所述至少一个互连转接部中各所述互连转接部上的至少一个微凸块，位于所述互连转接部上的所述至少一个芯片通过所述至少一个微凸块与所述互连转接部电连接。
3.如权利要求2所述的半导体封装，其特征在于，所述半导体封装还包括填充于所述芯片与所述后道工序转接层之间的第二填充料。
4.如权利要求1-3任一项所述的半导体封装，其特征在于，所述至少一个互连转接部包括至少一个第一互连转接部和/或至少一个第二互连转接部和/或至少一个第三互连转接部；
所述第一互连转接部中具有至少一个导通所述第一互连转接部两侧的层间互连线，所述至少一个层间互连线中各所述层间互连线分别与位于所述第一互连转接部上的所述芯片电连接；
所述第二互连转接部中具有至少一条芯片到芯片互连线，所述至少一条芯片到芯片互连线中的各所述芯片到芯片互连线的两端分别与位于所述第二互连转接部上的两个所述芯片电连接；
所述第三互连转接部中具有至少一个导通所述第三互连转接部两侧的层间互连线和至少一条芯片到芯片互连线，所述至少一个层间互连线中各所述层间互连线分别与位于所述第三互连转接部上的所述芯片电连接，所述至少一条芯片到芯片互连线中的各所述芯片到芯片互连线的两端分别与位于所述第三互连转接部上的两个所述芯片电连接。
5.如权利要求1-4任一项所述的半导体封装，其特征在于，所述半导体封装还包括位于所述后道工序转接层远离所述芯片一侧的再分布线路层；
所述后道工序转接层通过第一焊球与所述再分布线路层连接。
6.如权利要求5所述的半导体封装，其特征在于，所述半导体封装还包括填充于所述后道工序转接层与所述再分布线路层之间的第三填充料。
7.如权利要求5或6所述的半导体封装，其特征在于，所述半导体封装还包括位于所述再分布线路层远离所述后道工序转接层一侧的封装基板；
所述再分布线路层通过第二焊球与所述封装基板电连接。
8.如权利要求1-7任一项所述的半导体封装，其特征在于，所述半导体封装还包括位于后道工序转接层面向所述芯片一侧、且用于塑封所述至少一个芯片的第一塑封层。
9.如权利要求8所述的半导体封装，其特征在于，当所述半导体封装还包括位于所述后道工序转接层远离所述芯片一侧的再分布线路层时，所述半导体封装还包括用于塑封所述后道工序转接层、所述至少一个芯片以及所述再分布线路层的第二塑封层。
10.一种电子设备，其特征在于，包括电路板和与所述电路板电连接的如权利要求1-9任一项所述的半导体封装。
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