CN106158819A - 具有横向导通电路的封装基材 - Google Patents

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Abstract

本发明公开了一种具有横向导通电路的封装基材，包括第一电路重新分配层、第二电路重新分配层和横向导通电路，第一电路重新分配层依据第一设计准则制作完成，具有第一重新分配电路；第一重新分配电路包括第一左边重新分配电路以及第一右边重新分配电路；第二电路重新分配层依据第二设计准则制作完成，具有第二重新分配电路；第二重新分配电路包括第二左边重新分配电路以及第二右边重新分配电路；横向导通电路依据第一设计准则制作完成，设置于第一左边重新分配电路以及第一右边重新分配电路之间；横向导通电路电性耦合至第一左边重新分配电路以及第一右边重新分配电路；第二设计准则具有比第一设计准则低的电路密度。

Description

具有横向导通电路的封装基材
技术领域
本发明涉及一种多芯片封装用的封装基材；特别是一种具有提供多芯片封装之芯片与芯片之间的横向导通电路(lateral communication circuit)的封装基材。
背景技术
如图1所示，美国专利US 8,901,748 B2公开了一个芯片封装单元10，具有封装基材12；封装基材12埋设有一个桥接单元28，用以桥接上方的芯片14与芯片16。上盖18覆盖于封装基材12和两个芯片14,16的上方，散热鳍片22设置于上盖18上方；桥接单元28上方制作有电路34和金属垫35提供CPU芯片16和内存芯片14之间的电性连接。两个芯片14,16借着焊锡球24与纵向导通金属26电性耦合到外部的电源(图中未显示)。CPU芯片16与内存芯片14借着焊锡球30,32与桥接单元28电性连接；CPU芯片16与内存芯片14借着桥接单元28而互相耦合。
这个习知技术的缺点是制作复杂度较高，例如，其中的内埋式桥接单元28，需要在一个单独的制造方法中事先制备完成，然后再埋设于封装基材12内，包含热膨胀系数(CTE)的匹配问题、单元切割、电路对位…等等复杂因素，都需要被考虑，使得整个封装单元10的制作过程非常复杂。
发明内容
针对现有技术的上述不足，根据本发明的实施例，希望提供一种结构简单，制造过程具有较高的电路密度和更高可靠性的多芯片封装用的封装基材。
根据实施例，本发明提供的一种封装基材，其创新点在于，包括第一电路重新分配层、第二电路重新分配层和横向导通电路，其中：
第一电路重新分配层依据第一设计准则制作完成，具有第一介电层以及埋设于第一介电层中的第一重新分配电路；第一重新分配电路包括第一左边重新分配电路以及第一右边重新分配电路；
第二电路重新分配层依据第二设计准则制作完成，具有第二介电层以及埋设于第二介电层中的第二重新分配电路；第二重新分配电路包括第二左边重新分配电路以及第二右边重新分配电路；第二左边重新分配电路设置于第一左边重新分配电路的底部，并且电性耦合至第一左边重新分配电路；第二右边重新分配电路设置于第一右边重新分配电路的底部，并且电性耦合至第一右边重新分配电路；
横向导通电路依据第一设计准则制作完成，设置于第一左边重新分配电路以及第一右边重新分配电路之间；横向导通电路电性耦合至第一左边重新分配电路以及第一右边重新分配电路；
第二设计准则具有比第一设计准则低的电路密度。
根据一个实施例，本发明前述封装基材中，第二重新分配电路具有比第一重新分配电路较宽的导线宽度、较厚的导线厚度，以及具有比第一重新分配电路以及横向导通电路低的电路密度。
根据一个实施例，本发明前述封装基材中，还包括至少两个芯片，第一芯片设置于第一左边重新分配电路的顶面，并且电性耦合至第一左边重新分配电路；第二芯片设置于第一右边重新分配电路的顶面，并且电性耦合至第一右边重新分配电路。
根据一个实施例，本发明前述封装基材中，还包括由金属、玻璃、陶瓷或是硅所制成的支撑框架，该支撑框架设置于第一电路重新分配层上方；支撑框架整体设置于第一电路重新分配层以及第二电路重新分配层的上方。
根据一个实施例，本发明前述封装基材中，还包括由金属、玻璃、陶瓷或是硅所制成的支撑框架，该支撑框架至少部份埋设于第一电路重新分配层的介电层中以及第二电路重新分配层的介电层中。
根据一个实施例，本发明前述封装基材中，还包括至少两个芯片，第一芯片设置于第一左边重新分配电路的顶面，并且电性耦合至第一左边重新分配电路；第二芯片设置于第一右边重新分配电路的顶面，并且电性耦合至第一右边重新分配电路；支撑框架环绕两个芯片的外围，且在厚度方向上，不会与第一电路重新分配层以及第二电路重新分配层相重迭。
根据一个实施例，本发明前述封装基材中，还包括至少两个芯片，第一芯片设置于第一左边重新分配电路的顶面，并且电性耦合至第一左边重新分配电路；第二芯片设置于第一右边重新分配电路的顶面，并且电性耦合至第一右边重新分配电路；支撑框架至少环绕所述之第一重新分配电路的外围；支撑框架整体设置于所述之两个芯片的下方。
根据一个实施例，本发明前述封装基材中，还包括第三电路重新分配层，该第三电路重新分配层依据第三设计准则制作完成，具有第三介电层以及埋设于第三介电层中的第三重新分配电路；第三重新分配电路包括第三左边重新分配电路以及第三右边重新分配电路；第三左边重新分配电路设置于第二左边重新分配电路的底部，并且电性耦合至第二左边重新分配电路；第三右边重新分配电路设置于第二右边重新分配电路的底部，并且电性耦合至所述之第二右边重新分配电路；第三设计准则具有比第二设计准则低的电路密度。
相对于现有技术，本发明提供的一种多芯片封装的简化芯片之间的互相电性耦合的结构，提供一种更可靠的封装基材，其中的横向导通电路设置于封装基材上方，提供设置于上方的芯片与芯片之间的最短导通电路路径。
附图说明
图1是习知技术之芯片封装单元的结构示意图。
图2为本发明的第一实施例的结构示意图。
图3为使用图2的封装基材的多芯片封装的结构示意图。
图4A～4B为图2的第一修饰实施例的结构示意图。
图5A～5B为图2的第二修饰实施例的结构示意图。
图6为本发明的第二实施例的结构示意图。
图7为使用图6的封装基材的多芯片封装的结构示意图。
图8A～8B为图7的第一修饰实施例的结构示意图。
图9A～图9B为图7的第二修饰实施例的结构示意图。
图10A～10B为图4B或图8B的顶视图。
其中：10T为第一上层金属垫；1B为第一下层金属垫；1T为第一上层金属垫；20T为第二上层金属垫；2B为第二下层金属垫；2T为第二上层金属垫；30T为第三上层金属垫；501、502为横向导通电路；503为顶部金属垫；51为第一左边重新分配电路；511为第一右边重新分布电路；52为第二左边重新分配电路；522为第二右边重新分配电路；541、542为芯片；543为底部填充材料；544为封装胶体；56为支撑框架；601、602为横向导通电路；61为第一左边重新分配电路；611为第一右边重新分布电路；62为第二左边重新分配电路；622为第二右边重新分配电路；63为第三左边重新分配电路；633为第三右边重新分配电路；641、642为芯片；643为底部填充材料；644为封装材料；66为支撑框架；D1为第一介电层；D10为第一介电层；D2为第二介电层；D20为第二介电层；D30为第三介电层；RDL1为第一电路重新分配层；RDL10为第一电路重新分配层；RDL2为第二电路重新分配层；RDL20为第二电路重新分配层；RDL30为第三电路重新分配层。
具体实施方式
下面结合附图和具体实施例，进一步阐述本发明。这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明记载的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等效变化和修改同样落入本发明权利要求所限定的范围。
图2显示本发明的第一实施例。
图2显示一种多芯片封装用的封装基材。本实施例包含有两个电路重新分配层，其中，第一电路重新分配层RDL1是依据第一设计准则所制成，例如集成电路(IC)的设计准则(design rule)，即是以具有相对较细的电路、较高密度的技术所构建而成。第一电路重新分配层RDL1具有埋设于第一介电层D1中的第一重新分配电路(redistributioncircuitry,RDC)。第一重新分配电路51、511还包括第一左边重新分配电路51和第一右边重新分配电路511；第一重新分配电路51、511具有多个第一上层金属垫1T，第一上层金属垫1T上方裸露，适合至少一个芯片安装于上方。第一重新分配电路51、511具有多个第一下层金属垫1B，第一下层金属垫1B比所述第一上层金属垫1T的分配密度低以便将电路向下展开。
第二电路重新分配层RDL2系依据第二设计准则所制成，即是以具有相对较粗、较宽的电路、较低密度的技术所构建而成，例如印刷电路板(PCB)的设计准则(design rule)。第二电路重新分配层RDL2包含有埋设于第二介电层D2的第二重新分配电路。第二重新分配电路，包括有一个第二左边重新分配电路52和一个第二右边重新分配电路522；第二左边重新分配电路52设置于第一左边重新分配电路51的底部，并且电性耦合至上方的第一左边重新分配电路51。第二右边重新分配电路522设置于第一右侧重新分配电路511的底部，并且电性耦合到上方的第一右边重新分布电路511。第二重新分配电路52、522具有多个第二上层金属垫2T和多个第二下层金属垫2B；第二下层金属垫2B的密度，比第二上层金属垫2T的密度低。
横向导通电路501、502是依据第一设计准则建立，埋设于第一电路重新分配层RDL1中，且安置在第一左边重新分配电路51和第一右边重新分配电路511之间；第一电路重新分配层RDL1的顶表面，具有多个裸露的金属垫503，设置于第一左边重新分配电路51的右侧，也设置于第一右边重新分配电路511的左侧，即是左边芯片下方右侧、与右边芯片下方左侧位置，以便在后续步骤中，相邻芯片可以藉此些金属垫503互相以最短路径做电性耦合。换句话说，横向导通电路501、502电性耦合第一左边重新分配电路51和第一右边重新分配电路511。第二重新分配电路52、522具有相对较宽、较粗的导线，因此，比起第一重新分配电路51、511而言，第二重新分配电路52、522具有较低的电路密度。
图3显示使用图2的封装基材的多芯片封装。
图中显示一对芯片541、542，安置于第一电路重新分配层RDL1的顶表面，作为一个范例说明。左边芯片541设置于第一左边重新分配电路51上方；右边芯片542设置于第一右边重新分配电路511上方；芯片541、542分别电性耦合至下方金属垫503。底部填充材料543填充在芯片541、542和第一介电层D1的顶表面之间的空间中，然后将封装胶体544封装芯片541、542的周边，提供进一步的保护。
图4A～4B显示图2的第一修饰实施例。
图4A显示在第一个重新分配层RDL1的顶表面，设置有一个矩形支撑框架56，用于加强下方的薄膜封装基材，其厚度约在毫米(mm)或是微米(um)。支撑框架56的材料可以是金属、玻璃、陶瓷、或是硅。
图4B显示使用图4A的封装基材的多芯片封装
图4B显示一对芯片541、542，设置于第一电路重新分配层RDL1的顶表面。底部填充材料543填充在芯片541、542和第一介电层D1的顶表面之间的空间中。然后将封装胶体544施加到封装芯片541、542的周边，提供进一步的保护，图4B显示支撑框架56环绕在两个芯片541、542外围。
图5A～5B显示图2的第二修饰实施例。
图5A显示矩形支撑框架56埋设于介电层D1、D2内，用以加强薄膜封装基材的强度，矩形支撑框架56厚度为毫米或是微米。支撑框架56的材料可以是金属，玻璃，陶瓷，或是硅。图中显示支撑框架56完全埋入于介电层D1、D2中，系作为范例说明，其他变化设计例如支撑框架56仅部分结构埋设于介电层中(图中未显示)，也可依据设计需求而制作使用。图中显示支撑框架56的最上面的表面，与第一介电层D1的最上面的表面为共平面。
图5B显示使用图5A的封装基材的多芯片封装
图5B显示一对芯片541、542，设置于第一电路重新分配层RDL1的顶表面。底部填充材料543填充在芯片541、542和第一介电层D1的顶表面之间的空间中。然后将封装胶体544施加到封装芯片541、542的周边，提供进一步的保护；图5B显示支撑框架56环绕第一重新分配电路51、511外围；且支撑框架56整体设置于芯片541、542的下方。
图6显示本发明的第二实施例。
图6显示一种多芯片封装用的封装基材，包含有三个电路重新分配层RDL10、RDL20和RDL30。第一电路重新分配层RDL10是依据第一设计准则所制作，使用相对较细的电路、较高密度的技术所构建，第一电路重新分配层RDL10具有埋设于第一介电层D10的第一重新分配电路。第一重新分配电路还包括第一左边重新分配电路61和第一右边重新分配电路611；第一重新分配电路61、611具有多个第一上层金属垫10T裸露于上方，适合电性耦合至上方的芯片。第一重新分配电路61、611具有多个第一下层金属垫10B，多个第一下层金属垫10B的密度，比第一上层金属垫10T的密度低；以便将电路向下展开。
第二电路重新分配层RDL2系依据第二设计准则所制作，具有比第一设计准则相对较宽的线宽、比第一设计准则的密度较低。第二电路重新分配层RDL2具有埋设于第二介电层D20的第二重新分配电路62、622，第二重新分配电路还包括一个第二左边重新分配电路62和第二右边重新分配电路622；第二左边重新分配电路62设置于第一左边重新分配电路61的底部，并且电性耦合至第一左边重新分配电路61；第二右边重新分配电路622设置于第一右侧重新分配电路611的底部，并且电性耦合到第一重新分布电路611。第二重新分配电路62、622具有多个第二上层金属垫20T和多个第二下层金属垫20B，第二下层金属垫20B的密度比第二上层金属垫20T的密度低；以便将电路向下展开。
第三电路重新分配层RDL30是依据第三设计准则所建置，具有一个相对较宽的线宽，比第二设计准则的密度低。第三电路重新分配层RDL30具有埋设于第三介电层D30中的第三重新分配电路63、633。第三重新分配电路还包括一个第三左边重新分配电路63和第三右边重新分布电路633。第三左侧重新分配电路63设置于第二左边重新分配电路62的底部，并且电性耦合至第二左边重新分配电路62。第三右边重新分布电路633设置于第二右边重新分配电路622的底部，并且电性耦合到第二右边重新分布电路622。第三重新分配电路63、633具有多个第三上层金属垫30T和多个第三下层金属垫30B，第三下层金属垫30B的密度比第三上层金属垫30T的密度低，以便将电路向下展开。
横向导通电路601、602是依据第一设计准则建立，设置于第一重新分配层RDL10中，且设置在第一左边重新分配电路61和第一右边重新分配电路611中间。横向导通电路601,602具有多个裸露在顶部的金属垫10T；金属垫10T后续适合电性耦合至上方的芯片。第二重新分配电路62、622具有比第一重新分配电路61、611相对较宽的导线、较低电路密度。第三重新分配电路63、633具有比第二重新分配电路62、622相对较宽的线宽、较低电路密度，以便将电路向下展开。
图7显示使用图6的封装基材的多芯片封装。
一对芯片641、642，设置于第一电路重新分配层RDL10的顶表面。底部填充材料643填充在芯片641、642和第一介电层D10的顶表面之间的空间中；然后将封装胶体644施加到封装芯片641、642的周边，提供进一步的保护。
图8A～8B显示图7的第一修饰实施例。
图8A显示在矩形支撑框架66设置于第一个重新分配层RDL10的顶表面，用于加强该薄膜封装基材；矩形支撑框架66具有的厚度尺寸毫米或是微米级。支撑框架66的材料可以是金属、玻璃、陶瓷或硅。
图8B显示使用图8A的封装基材的多芯片封装。
图8B显示一对芯片641、642，设置于第一电路重新分配层RDL10的顶表面。底部填充材料643填充在芯片641、642和第一介电层D10的顶表面之间的空间中；然后将封装胶体644施加到芯片641、642周边，提供进一步的保护。图8B表示支撑框架66环绕在两个芯片641、642外围。
图9A～图9B显示图7的第二修饰实施例。
图9A显示矩形支撑框架66埋设于介电层D10、D20、D30中，加强薄膜封装基材的稳定性；矩形支撑框架66的厚度在毫米(mm)或是微米(um)。矩形支撑框架66的材料可以是金属、玻璃、陶瓷、或硅。图中显示支撑框架66整个埋设于介电层中，但是，部分埋入(图中未显示)于介电层中的结构，也可以依据不同的设计而制作使用。
图9B显示使用图9A的封装基材的多芯片封装。
图9B显示一对芯片641、642，设置于第一电路重新分配层RDL10的顶表面。底部填充材料643填充在芯片641、642和第一介电层D10的顶表面之间的空间中。然后将封装胶体644施加到芯片641、642周围，提供进一步的保护。图9B显示支撑框架66环绕第一重新分配电路61、611和第二重新分配电路62、622；局部环绕第三重新分配电路63、633。
图10A～10B显示图4B或图8B的顶视图。
图10A显示支撑框架56,66包围在两个芯片的外围。多个横向导通电路501、502、601、602分别设置在两个芯片之间，提供相邻芯片之间最短路径的电性耦合。
图10B显示支撑框架56、66包围在九个芯片的外围。多个横向导通电路501、502、601、602被构造为芯片之间最短路径的电性耦合。

Claims (20)

1.一种具有横向导通电路的封装基材，其特征是，包括第一电路重新分配层、第二电路重新分配层和横向导通电路，其中：
第一电路重新分配层依据第一设计准则制作完成，具有第一介电层以及埋设于第一介电层中的第一重新分配电路；第一重新分配电路包括第一左边重新分配电路以及第一右边重新分配电路；
第二电路重新分配层依据第二设计准则制作完成，具有第二介电层以及埋设于第二介电层中的第二重新分配电路；第二重新分配电路包括第二左边重新分配电路以及第二右边重新分配电路；第二左边重新分配电路设置于第一左边重新分配电路的底部，并且电性耦合至第一左边重新分配电路；第二右边重新分配电路设置于第一右边重新分配电路的底部，并且电性耦合至第一右边重新分配电路；
横向导通电路依据第一设计准则制作完成，设置于第一左边重新分配电路以及第一右边重新分配电路之间；横向导通电路电性耦合至第一左边重新分配电路以及第一右边重新分配电路；
第二设计准则具有比第一设计准则低的电路密度。
2.如权利要求1所述的具有横向导通电路的封装基材，其特征是，第二重新分配电路具有较宽的导线宽度、较厚的导线厚度，以及具有比第一重新分配电路以及横向导通电路低的电路密度。
3.如权利要求1所述的具有横向导通电路的封装基材，其特征是，还包括至少两个芯片，第一芯片设置于第一左边重新分配电路的顶面，并且电性耦合至第一左边重新分配电路；第二芯片设置于第一右边重新分配电路的顶面，并且电性耦合至第一右边重新分配电路。
4.如权利要求1所述的具有横向导通电路的封装基材，其特征是，还包括由金属、玻璃、陶瓷或是硅所制成的支撑框架，该支撑框架设置于第一电路重新分配层上方；支撑框架整体设置于第一电路重新分配层以及第二电路重新分配层的上方。
5.如权利要求1所述的具有横向导通电路的封装基材，其特征是，还包括由金属、玻璃、陶瓷或是硅所制成的支撑框架，该支撑框架至少部份埋设于第一电路重新分配层的介电层中以及第二电路重新分配层的介电层中。
6.如权利要求4所述的具有横向导通电路的封装基材，其特征是，还包括至少两个芯片，第一芯片设置于第一左边重新分配电路的顶面，并且电性耦合至第一左边重新分配电路；第二芯片设置于第一右边重新分配电路的顶面，并且电性耦合至第一右边重新分配电路；支撑框架环绕两个芯片，且在厚度方向上，不会与第一电路重新分配层以及第二电路重新分配层相重迭。
7.如权利要求5所述的具有横向导通电路的封装基材，其特征是，还包括至少两个芯片，第一芯片设置于第一左边重新分配电路的顶面，并且电性耦合至第一左边重新分配电路；第二芯片设置于第一右边重新分配电路的顶面，并且电性耦合至第一右边重新分配电路；支撑框架环绕所述之第一重新分配电路的外围；支撑框架整体设置于所述之两个芯片的下方。
8.如权利要求1所述的具有横向导通电路的封装基材，其特征是，还包括第三电路重新分配层，该第三电路重新分配层依据第三设计准则制作完成，具有第三介电层以及埋设于第三介电层中的第三重新分配电路；第三重新分配电路包括第三左边重新分配电路以及第三右边重新分配电路；第三左边重新分配电路设置于第二左边重新分配电路的底部，并且电性耦合至第二左边重新分配电路；第三右边重新分配电路设置于第二右边重新分配电路的底部，并且电性耦合至所述之第二右边重新分配电路；第三设计准则具有比第二设计准则低的电路密度。
9.如权利要求8所述的具有横向导通电路的封装基材，其特征是，第三重新分配电路比第二重新分配电路具有较宽的导线宽度、较厚的导线厚度，以及比第二重新分配电路低的电路密度。
10.如权利要求8所述的具有横向导通电路的封装基材，其特征是，还包括至少两个芯片，第一芯片设置于第一左边重新分配电路的顶面，并且电性耦合至第一左边重新分配电路；第二芯片设置于第一右边重新分配电路的顶面，并且电性耦合至第一右边重新分配电路。
11.如权利要求8所述的具有横向导通电路的封装基材，其特征是，还包括由金属、玻璃、陶瓷或是硅所构成的支撑框架，设置于第一电路重新分配层的顶面。
12.如权利要求8所述的具有横向导通电路的封装基材，其特征是，还包括由金属、玻璃、陶瓷或是硅所构成的支撑框架，至少部份埋设于第一介电层以及第二介电层中。
13.如权利要求11所述的具有横向导通电路的封装基材，其特征是，还包括至少两个芯片，第一芯片设置于第一左边重新分配电路的顶面，并且电性耦合至第一左边重新分配电路；第二芯片设置于第一右边重新分配电路的顶面，并且电性耦合至第一右边重新分配电路；支撑框架环绕两个芯片外围，且在厚度方面不会与第一电路重新分配层以及第二电路重新分配层重迭。
14.如权利要求12所述的具有横向导通电路的封装基材，其特征是，还包括至少两个芯片，第一芯片设置于第一左边重新分配电路的顶面，并且电性耦合至第一左边重新分配电路；第二芯片设置于第一右边重新分配电路的顶面，并且电性耦合至第一右边重新分配电路；支撑框架环绕第一重新分配电路外围；支撑框架整体设置于两个芯片的下方。
15.如权利要求1所述的具有横向导通电路的封装基材，其特征是，第一左边重新分配电路包括左边上方金属垫；第一右边重新分配电路包括右边上方金属垫；横向导通电路电性连接左边上方金属垫以及右边上方金属垫。
16.如权利要求15所述的具有横向导通电路的封装基材，其特征是，第一左边重新分配电路还包括一个左边下方金属垫，第一右边重新分配电路还包括一个右边下方金属垫，横向导通电路电性连接左边下方金属垫以及右边下方金属垫。
17.如权利要求15所述的具有横向导通电路的封装基材，其特征是，还包括至少两个芯片，第一芯片设置于第一左边重新分配电路的顶面，并且电性耦合至第一左边重新分配电路；第二芯片设置于第一右边重新分配电路的顶面，并且电性耦合至第一右边重新分配电路；左边上方金属垫设置于第一芯片下方且电性耦合至第一芯片；右边上方金属垫设置于第二芯片下方且电性耦合至第二芯片。
18.如权利要求1所述的具有横向导通电路的封装基材，其特征是，还包括支撑框架，该支撑框架由玻璃、陶瓷或是硅所制成；从封装基材的俯视图观察，该支撑框架环绕第一电路重新分配层的外围。
19.如权利要求3所述的具有横向导通电路的封装基材，其特征是，还包括支撑框架，该支撑框架由玻璃、陶瓷或是硅所制成；从封装基材的俯视图观察，该支撑框架环绕第一电路重新分配层与至少两个芯片的外围。
20.如权利要求7所述的具有横向导通电路的封装基材，其特征是，支撑框架的最上面的表面，与第一介电层的最上面的表面为共平面。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110676179A (zh) * 2018-07-02 2020-01-10 台湾积体电路制造股份有限公司 重建晶圆中的跨晶圆rdl和半导体器件的形成方法
CN112103277A (zh) * 2019-06-17 2020-12-18 联发科技股份有限公司 半导体封装结构
US11502013B2 (en) 2019-06-17 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
CN116547791A (zh) * 2020-12-16 2023-08-04 华为技术有限公司 一种芯片封装以及芯片封装的制备方法
US11942439B2 (en) 2017-03-14 2024-03-26 Mediatek Inc. Semiconductor package structure

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9806044B2 (en) * 2016-02-05 2017-10-31 Dyi-chung Hu Bonding film for signal communication between central chip and peripheral chips and fabricating method thereof
US10037946B2 (en) 2016-02-05 2018-07-31 Dyi-chung Hu Package structure having embedded bonding film and manufacturing method thereof
US10784211B2 (en) 2017-03-14 2020-09-22 Mediatek Inc. Semiconductor package structure
US11264337B2 (en) 2017-03-14 2022-03-01 Mediatek Inc. Semiconductor package structure
US11387176B2 (en) 2017-03-14 2022-07-12 Mediatek Inc. Semiconductor package structure
US11171113B2 (en) 2017-03-14 2021-11-09 Mediatek Inc. Semiconductor package structure having an annular frame with truncated corners
US10461060B2 (en) * 2017-05-31 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with redistribution layers
KR101883108B1 (ko) * 2017-07-14 2018-07-27 삼성전기주식회사 팬-아웃 반도체 패키지
US10483156B2 (en) 2017-11-29 2019-11-19 International Business Machines Corporation Non-embedded silicon bridge chip for multi-chip module
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
US20190312019A1 (en) * 2018-04-10 2019-10-10 Intel Corporation Techniques for die tiling
US11075159B2 (en) * 2018-07-16 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
US11018082B2 (en) * 2018-07-30 2021-05-25 Dyi-chung Hu Space transformer and manufacturing method thereof
US11094654B2 (en) * 2019-08-02 2021-08-17 Powertech Technology Inc. Package structure and method of manufacturing the same
WO2021072670A1 (zh) * 2019-10-16 2021-04-22 华为技术有限公司 芯片和集成芯片
TWI800129B (zh) 2021-12-01 2023-04-21 財團法人工業技術研究院 導體線路載板模組
US20240178159A1 (en) * 2022-11-30 2024-05-30 Mediatek Inc. Coreless substrate package and fabrication method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040046255A1 (en) * 2002-09-09 2004-03-11 Chi-Hsing Hsu Chip package structure
CN102903680A (zh) * 2011-07-27 2013-01-30 矽品精密工业股份有限公司 半导体封装件及其制法
CN103579145A (zh) * 2012-08-10 2014-02-12 欣兴电子股份有限公司 穿孔中介板及其制法与封装基板及其制法
CN104347528A (zh) * 2013-08-02 2015-02-11 矽品精密工业股份有限公司 半导体封装件及其制法
CN104733407A (zh) * 2013-12-23 2015-06-24 矽品精密工业股份有限公司 半导体装置及其制法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
TW256013B (en) * 1994-03-18 1995-09-01 Hitachi Seisakusyo Kk Installation board
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
WO1999009595A1 (en) * 1997-08-19 1999-02-25 Hitachi, Ltd. Multichip module structure and method for manufacturing the same
US6025995A (en) * 1997-11-05 2000-02-15 Ericsson Inc. Integrated circuit module and method
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
US7615856B2 (en) * 2004-09-01 2009-11-10 Sanyo Electric Co., Ltd. Integrated antenna type circuit apparatus
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US9190380B2 (en) * 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US8901748B2 (en) 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040046255A1 (en) * 2002-09-09 2004-03-11 Chi-Hsing Hsu Chip package structure
CN102903680A (zh) * 2011-07-27 2013-01-30 矽品精密工业股份有限公司 半导体封装件及其制法
CN103579145A (zh) * 2012-08-10 2014-02-12 欣兴电子股份有限公司 穿孔中介板及其制法与封装基板及其制法
CN104347528A (zh) * 2013-08-02 2015-02-11 矽品精密工业股份有限公司 半导体封装件及其制法
CN104733407A (zh) * 2013-12-23 2015-06-24 矽品精密工业股份有限公司 半导体装置及其制法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942439B2 (en) 2017-03-14 2024-03-26 Mediatek Inc. Semiconductor package structure
CN110676179A (zh) * 2018-07-02 2020-01-10 台湾积体电路制造股份有限公司 重建晶圆中的跨晶圆rdl和半导体器件的形成方法
CN110676179B (zh) * 2018-07-02 2022-03-22 台湾积体电路制造股份有限公司 重建晶圆中的跨晶圆rdl和半导体器件的形成方法
US11315805B2 (en) 2018-07-02 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Cross-wafer RDLs in constructed wafers
US11908706B2 (en) 2018-07-02 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cross-wafer RDLs in constructed wafers
CN112103277A (zh) * 2019-06-17 2020-12-18 联发科技股份有限公司 半导体封装结构
US11502013B2 (en) 2019-06-17 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
CN112103277B (zh) * 2019-06-17 2023-09-01 联发科技股份有限公司 半导体封装结构
US11990381B2 (en) 2019-06-17 2024-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages having support rings
CN116547791A (zh) * 2020-12-16 2023-08-04 华为技术有限公司 一种芯片封装以及芯片封装的制备方法

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TWI582922B (zh) 2017-05-11
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