TW201340799A - 中介板及其電性測試方法 - Google Patents

中介板及其電性測試方法 Download PDF

Info

Publication number
TW201340799A
TW201340799A TW101109806A TW101109806A TW201340799A TW 201340799 A TW201340799 A TW 201340799A TW 101109806 A TW101109806 A TW 101109806A TW 101109806 A TW101109806 A TW 101109806A TW 201340799 A TW201340799 A TW 201340799A
Authority
TW
Taiwan
Prior art keywords
electrical connection
interposer
removable
electrical
connection pad
Prior art date
Application number
TW101109806A
Other languages
English (en)
Other versions
TWI528876B (zh
Inventor
程呂義
邱啟新
邱世冠
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW101109806A priority Critical patent/TWI528876B/zh
Priority to CN201210111652.3A priority patent/CN103325771B/zh
Priority to US13/619,528 priority patent/US9991178B2/en
Publication of TW201340799A publication Critical patent/TW201340799A/zh
Application granted granted Critical
Publication of TWI528876B publication Critical patent/TWI528876B/zh
Priority to US15/972,837 priority patent/US10950507B2/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/14Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Measuring Leads Or Probes (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種中介板及其電性測試方法,該中介板係包括:基材、複數導電通孔與第一可移除式電性連接結構,該基材係具有相對之第一表面與第二表面,該第一表面與第二表面係分別具有複數第一電性連接墊與第二電性連接墊,而該等導電通孔係設於該基材中,且貫穿該基材之第一表面與第二表面,該導電通孔之兩端係分別電性連接該第一電性連接墊與第二電性連接墊,該第一可移除式電性連接結構則形成於該第一表面上,以令部分該等第一電性連接墊之間電性導通。本發明能有效測試中介板的電性。

Description

中介板及其電性測試方法
本發明係有關於一種中介板及其電性測試方法,尤指一種具有導電通孔之中介板及其電性測試方法。
如第1圖所示,業界所提出之一種3D-IC封裝結構,係將一具有複數貫通銅柱11的中介板10設置於半導體晶片12與封裝基板13之間,以藉該中介板10作為半導體晶片12與封裝基板13間電性導通之橋樑。
該銅柱11係於該中介板10的通孔100中充填銅材而成者,惟該銅材未能完全充填該通孔100時,會於該銅柱11中形成有孔洞(voids)或裂隙(crevice)14,但該等孔洞或裂隙14並無法由外觀檢視出,且由於該中介板10之上下兩表面上皆形成有外接電極,該中介板10無法以傳統晶圓測試之方法來偵測該中介板10之電性表現是否符合要求,故研究及開發出有效的中介板10之電性測試方法對3D-IC封裝結構的良率提升有重大的影響。
因此,如何避免上述習知技術中之種種問題,俾有效測試中介板的電性,以提高整體產品之良率,實已成為目前亟欲解決的課題。
有鑒於上述習知技術之缺失,本發明提供一種中介板,係包括:基材,係具有相對之第一表面與第二表面,該第一表面與第二表面係分別具有複數第一電性連接墊與第二電性連接墊;複數導電通孔,係形成於該基材中而貫穿該基材之第一表面與第二表面,並令該導電通孔之兩端分別電性連接該第一電性連接墊與第二電性連接墊;以及第一可移除式電性連接結構,係形成於該第一表面上,以令部分該等第一電性連接墊之間電性導通。
本發明復提供一種中介板之電性測試方法,係包括:提供一中介板,其包含:基材,係具有相對之第一表面與第二表面,該第一表面具有複數第一電性連接墊,且該第二表面具有複數第二電性連接墊;複數導電通孔,係形成於該基材中而貫穿該基材之第一表面與第二表面,並令該導電通孔之兩端分別電性連接該第一電性連接墊與第二電性連接墊;以及第一可移除式電性連接結構,係形成於該第一表面上,以令部分該等第一電性連接墊之間電性導通;利用複數探針電性連接該第二電性連接墊,以測試該中介板;以及移除該第一可移除式電性連接結構。
由上可知,因為本發明係於中介板的表面上形成可移除的測試用線路,以連接該表面上的複數電性連接墊,則中介板中的導電通孔、中介板兩表面上的電性連接墊、測試用線路便構成一電性測試迴路,而能夠測試該導電通孔之電性是否正常,之後並移除該測試用線路,故本發明既不影響原本中介板的設計,又能有效得知中介板的良率,而解決了習知技術的問題。
以下藉由特定的具體實施例說明本發明之實施方式,熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知,本說明書所附圖式所繪示之結構、比例、大小等,均僅用以配合說明書所揭示之內容,以供熟悉此技藝之人士之瞭解與閱讀,並非用以限定本發明可實施之限定條件,故不具技術上之實質意義,任何結構之修飾、比例關係之改變或大小之調整,在不影響本發明所能產生之功效及所能達成之目的下,均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時,本說明書中所引用之如「側」、「端」、「縱向」、「上」及「一」等之用語,亦僅為便於敘述之明瞭,而非用以限定本發明可實施之範圍,其相對關係之改變或調整,在無實質變更技術內容下,當亦視為本發明可實施之範疇。
第一實施例
請參閱第2A至2K圖,係本發明之中介板之電性測試方法的第一實施例之剖視圖,其中,第2H’圖係第2H圖的另一實施方式。
如第2A圖所示,提供一中介板,其係包括具有相對之第一表面20a與第二表面20b的基材20,該基材20內具有複數縱向設置的導電通孔21,該第一表面20a上可具有至少一第一線路重佈層(redistribution layer,簡稱RDL)22a,最外層之該第一線路重佈層22a係具有複數第一電性連接墊221a,各該第一電性連接墊221a電性連接各該導電通孔21,且各該第一電性連接墊221a上具有第一凸塊底下金屬層(Under Bump Metallurgy,簡稱UBM)23a;其中,該基材20之材質為矽或玻璃,且該基材20之厚度係較佳不超過200微米(μm),更佳者係小於100微米。該基材20與導電通孔21之間係形成有如氧化矽(SiO2)或氮化矽(SiN)之絕緣層210,該第一表面20a與第二表面20b係可分別用以連接基板(未圖示)與半導體晶片(未圖示)或分別用以連接半導體晶片與基板,該第一表面20a上可具有外露各該導電通孔21的第一鈍化層201a。
如第2B圖所示,於該第一表面20a與第一凸塊底下金屬層23a上全面性濺鍍形成金屬層24,雖然此處僅以一層該金屬層24做為例示,但不以此為限。該金屬層24亦可具有複數層且其材質可為相同或不同,且該金屬層24之材質可選自鋁、鎳、鎳釩、鎢、鈦、鈦鎢、鉻、鉭、金或銅所組成之群組。
接著,如第2C圖所示,於該金屬層24上形成一光阻,該光阻可以是正型光阻或負型光阻,經過曝光顯影後,便於該金屬層24上形成圖案化阻層25,以定義出後續製程加工之佈局設計。於本實施例中,該圖案化阻層25係形成於兩該第一電性連接墊221a間,以遮蓋兩個該第一電性連接墊221a間的金屬層24,並暴露出其他區域。
如第2D圖所示,以該圖案化阻層25為遮罩,移除未被該圖案化阻層25所覆蓋的金屬層24,以形成第一可移除式電性連接結構241a,使部分該等第一電性連接墊221a之間與導電通孔21電性導通,移除該金屬層24的方式可以為乾蝕刻或濕式蝕刻。於形成該第一可移除式電性連接結構241a後,再移除該圖案化阻層25。需特別注意的,本實施例的第一可移除式電性連接結構241a係形成於第一凸塊底下金屬層23a之上,且該第一可移除式電性連接結構241a係與第一凸塊底下金屬層23a為不同之材質,以利於後續測試完成後,經由選擇性蝕刻將該第一可移除式電性連接結構241a移除。但於相同之實施概念下,該第一可移除式電性連接結構241a可以形成於兩該第一電性連接墊221a上,以電性連接兩該第一電性連接墊221a。
如第2E圖所示,將該中介板具有該第一可移除式電性連接結構241a之側藉由黏著層26接置於承載板27上。該承載板27可以為一具有邊框之膠帶或其上具有黏著層之金屬板或玻璃。
如第2F圖所示,從該第二表面20b之側移除該基材20之部分厚度,以外露各該導電通孔21之一端,其移除方式可以為研磨或蝕刻。於本實施例中,係先將該第二表面20b研磨至一定厚度但未外露出該導電通孔21,再利用蝕刻將剩餘之基材20移除,以外露出各導電通孔21。
如第2G圖所示,於該第二表面20b上形成一第二鈍化層201b,係覆蓋該第二表面20b,並暴露出各該導電通孔21,該第二鈍化層201b之材質係為氧化矽或氮化矽。接著,於該第二鈍化層201b上形成有複數電性連接各該導電通孔21的第二凸塊底下金屬層23b;要注意的是,於相同實施概念下,亦可於該第二表面20b上形成線路重佈層與電性連接墊,且於該電性連接墊上具有該第二凸塊底下金屬層23b,該第二凸塊底下金屬層23b之材質可選自鋁、鎳、鎳釩、鎢、鈦、鈦鎢、鉻、鉭、金或銅所組成之群組。於該第二凸塊底下金屬層23b上形成導電凸塊28,該導電凸塊28可以經由印刷、電鍍或植球之方式形成。於其他實施例中,該導電凸塊28可分為兩部份,靠近該第二凸塊底下金屬層23b之部份可以是銅柱,於該銅柱上更形成有銲錫層。
如第2H圖所示,為本發明之藉由該第一可移除式電性連接結構241a測試中介板是否為通路之方式,其方法為將二探針29連接對應該第一可移除式電性連接結構241a的該導電凸塊28,並測試二該探針29之間是否電性導通,當該導電通孔21中沒有斷路時,電流由一該導電凸塊28經由導電通孔21與第一可移除式電性連接結構241a流通至另一導電通孔21,再傳導至另一該導電凸塊28,藉由兩該導電凸塊28間所測得之數值,以得知電流迴路中的二該導電通孔21的電性是否正常;相反地,如果該導電通孔21中為斷路時,電流由一該導電凸塊28經由導電通孔21與第一可移除式電性連接結構241a至另一導電通孔21,但因該導電通孔21為斷路,電流無法傳導至另一該導電凸塊28,兩該導電凸塊28間無法測得數值,可以得知該導電通孔21為斷路,進而標示為瑕疵品;相同地,當想測試該中介板是否有短路或漏電時,將一該探針29連接對應該第一可移除式電性連接結構241a的該導電凸塊28,並將另一該探針29連接相鄰未對應該第一可移除式電性連接結構241a的該導電凸塊28,因兩該導電凸塊28間並未透過第一可移除式電性連接結構241a導通,測試結果應為斷路,因而可藉由測試二該探針29之間是否電性導通,以得知相鄰的二該導電通孔21之間是否有短路或漏電流的現象,如第2H’圖所示。
如第2I圖所示,將該中介板具有該第二凸塊底下金屬層23b之側接置於承載件30上,於此實施例中,該承載件30為一膠帶,該膠帶係黏貼於一框架,且該中介板具有該第二凸塊底下金屬層23b之側黏附於該膠帶上,該膠帶係可經由UV光或熱處理去除。
接著,如第2J圖所示,移除該承載板27與黏著層26。移除該承載板27之方式係利用UV光或熱處理去除黏著層26之黏性以去除,或是利用溶劑將該黏著層26去除。於去除該承載板27後,可選擇性的使用溶劑或電漿將表面清潔。
如第2K圖所示,移除該第一可移除式電性連接結構241a與承載件30,於本實施例中,該第一可移除式電性連接結構241a之材質係為鋁,該第一凸塊底下金屬層23a之材質係為鈦/銅,於測試完成後利用通有三氯化硼(BCl3)氣體之乾蝕刻去除鋁質之線路,以移去該第一可移除式電性連接結構241a,而其下方之鈦/銅材質的第一凸塊底下金屬層23a則不受影響。上述為本發明之一實施態樣,於相同發明精神下,可以選擇搭配不同之材質與移除方式,不以此為限。至此即完成本發明之例如為貫矽中介板(through silicon interposer,簡稱TSI)的中介板。於相同實施概念下,該第一表面20a與第二表面20b上可分別具有複數第一線路重佈層22a與複數第二線路重佈層22b,如第3圖之第二實施例所示。
請參閱第4圖,係本發明之中介板之電性測試方法的第三實施例之俯視圖。於該基材20的第一表面20a復包括用來電性測試的測試墊2211,該測試墊2211經由線路2411a電性連接至第一電性連接墊221a。於相同實施概念下,該測試墊2211也可設置於第二表面20b。利用此測試墊2211測試,以避免於電性連接墊測試時,該探針29破壞電性連接墊表面,造成信賴性問題。
第四實施例
請參閱第5A與5B圖,係本發明之中介板之電性測試方法的第四實施例之剖視圖,其中,第5B圖係第5A圖的俯視圖。
本實施例大致上相同於第二實施例,主要不同之處在於本實施例復於部分該等第二凸塊底下金屬層23b之間形成第二可移除式電性連接結構241b,令該第一電性連接墊221a、第二電性連接墊221b、第一可移除式電性連接結構241a、第二可移除式電性連接結構241b與導電通孔21共同定義出菊鏈(daisy chain)結構,藉由此菊鏈結構量測電性迴路中的阻抗值以得知中介板中是否有該導電通孔21因斷路不導通或是導電通孔21填孔不佳而造成阻值升高之情形。
請參閱第6圖,係本發明之中介板之電性測試方法的第五實施例。此測試方法大致與第5圖相同,主要不同之處在於本實施例復將部分二該探針29’彼此串接,以取代前一實施例的該第二可移除式電性連接結構241b,令該第一電性連接墊221a、第二電性連接墊221b、導電通孔21、第一可移除式電性連接結構241a與部分該等探針29’共同定義出菊鏈(daisy chain)結構。於相同概念下,該探針29,29’更可設計為一通用型測試板,使其中部份測試針或測試銲墊互相導通,並與導電通孔21及第一可移除式電性連接結構241a連接以定義出菊鏈結構。
第六實施例
請參閱第7A與7B圖,係本發明之中介板之電性測試方法的第六實施例之剖視圖,其中,第7B圖係第7A圖的另一實施態樣。
本實施例大致上相同於第二實施例,主要不同之處在於本實施例之第一可移除式電性連接結構241a係與該第一凸塊底下金屬層23a一體形成,如第7A圖所示;或者,本實施例之第一可移除式電性連接結構241a與第二可移除式電性連接結構241b係分別與該第一凸塊底下金屬層23a與第二凸塊底下金屬層23b一體形成,如第7B圖所示。
要補充說明的是,本實施例之第一可移除式電性連接結構241a與第二可移除式電性連接結構241b亦可分別與該第一線路重佈層22a與第二線路重佈層22b一體形成。
本發明復提供一種中介板,係包括:基材20,係具有相對之第一表面20a與第二表面20b,該第一表面20a與第二表面20b係分別具有複數第一電性連接墊221a與第二電性連接墊221b;複數導電通孔21,係形成於該基材20中而貫穿該基材20之第一表面20a與第二表面20b,並令該導電通孔21之兩端分別電性連接該第一電性連接墊221a與第二電性連接墊221b;以及第一可移除式電性連接結構241a,係形成於該第一表面20a上,以令部分該等第一電性連接墊221a之間電性導通。
於本發明之中介板中,該第一可移除式電性連接結構241a係與該第一電性連接墊221a一體形成;或者,該第一可移除式電性連接結構241a係額外於該第一電性連接墊221a與第一表面20a上形成之金屬層24或線路層。
所述之中介板中,該第一電性連接墊221a與第二電性連接墊221b上復分別具有第一凸塊底下金屬層(Under Bump Metallurgy,簡稱UBM)23a與第二凸塊底下金屬層23b。
於前述之中介板中,該第一表面20a與第二表面20b上復分別具有至少一第一線路重佈層22a與至少一第二線路重佈層22b,最外層之該第一線路重佈層22a與第二線路重佈層22b係分別具有該第一電性連接墊221a與第二電性連接墊221b。
又於上所述之中介板中,該中介板之第一表面20a復包括測試墊2211,其係藉由該第一可移除式電性連接結構241a連接該第一電性連接墊221a,且復包括第二可移除式電性連接結構241b,係形成於部分該等第二電性連接墊221b之間,令該第一電性連接墊221a、第二電性連接墊221b、第一可移除式電性連接結構241a、第二可移除式電性連接結構241b與導電通孔21共同定義出菊鏈結構。
又於本發明之中介板中,復包括導電凸塊28,係形成於該第二電性連接墊221b上,且該基材20之厚度係不超過200微米(μm)。
綜上所述,由於本發明係於中介板的表面上形成可移除的測試用線路,以連接該表面上的複數電性連接墊,則中介板中的導電通孔、中介板兩表面上的電性連接墊、測試用線路便構成一電性測試迴路,而能夠測試該導電通孔之電性是否正常,之後並移除該測試用線路,故本發明既不影響原本中介板的設計,又能有效得知中介板的良率,而解決了習知技術的問題。
上述實施例係用以例示性說明本發明之原理及其功效,而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下,對上述實施例進行修改。因此本發明之權利保護範圍,應如後述之申請專利範圍所列。
10...中介板
100...通孔
11...銅柱
12...半導體晶片
13...封裝基板
14...裂隙
20...基材
20a...第一表面
20b...第二表面
201a...第一鈍化層
201b...第二鈍化層
21...導電通孔
210...絕緣層
22a...第一線路重佈層
22b...第二線路重佈層
221a...第一電性連接墊
221b...第二電性連接墊
2211...測試墊
23a...第一凸塊底下金屬層
23b...第二凸塊底下金屬層
24...金屬層
241a...第一可移除式電性連接結構
241b...第二可移除式電性連接結構
2411a...線路
25...圖案化阻層
26...黏著層
27...承載板
28...導電凸塊
29,29’...探針
30...承載件
第1圖係習知3D-IC封裝結構的剖視圖;
第2A至2K圖係本發明之中介板之電性測試方法的第一實施例之剖視圖,其中,第2H’圖係第2H圖的另一實施方式;
第3圖係本發明之中介板之電性測試方法的第二實施例之剖視圖;
第4圖係本發明之中介板之電性測試方法的第三實施例之俯視圖;
第5A與5B圖係本發明之中介板之電性測試方法的第四實施例之剖視圖,其中,第5B圖係第5A圖的俯視圖;
第6圖係本發明之中介板之電性測試方法的第五實施例之剖視圖;以及
第7A與7B圖係本發明之中介板之電性測試方法的第六實施例之剖視圖,其中,第7B圖係第7A圖的另一實施態樣。
20...基材
20a...第一表面
20b...第二表面
201a...第一鈍化層
201b...第二鈍化層
21...導電通孔
210...絕緣層
22a...第一線路重佈層
221a...第一電性連接墊
23a...第一凸塊底下金屬層
23b...第二凸塊底下金屬層
241a...第一可移除式電性連接結構
26...黏著層
27...承載板
28...導電凸塊
29...探針

Claims (23)

  1. 一種中介板,係包括:基材,係具有相對之第一表面與第二表面,該第一表面具有複數第一電性連接墊,且該第二表面具有複數第二電性連接墊;複數導電通孔,係形成於該基材中而貫穿該基材之第一表面與第二表面,並令該導電通孔之兩端分別電性連接該第一電性連接墊與第二電性連接墊;以及第一可移除式電性連接結構,係形成於該第一表面上,以令部分該等第一電性連接墊之間電性導通。
  2. 如申請專利範圍第1項所述之中介板,其中,該第一可移除式電性連接結構係與該第一電性連接墊一體形成。
  3. 如申請專利範圍第1項所述之中介板,其中,該第一可移除式電性連接結構係於該第一電性連接墊與第一表面上形成之金屬層或線路層。
  4. 如申請專利範圍第1項所述之中介板,其中,該第一電性連接墊上復具有第一凸塊底下金屬層,且該第二電性連接墊上復具有第二凸塊底下金屬層。
  5. 如申請專利範圍第1項所述之中介板,其中,該第一表面上復具有至少一第一線路重佈層,且該第二表面上復具有至少一第二線路重佈層。
  6. 如申請專利範圍第1項所述之中介板,其中,該中介板之第一表面復包括測試墊,其係電性連接該第一電性連接墊。
  7. 如申請專利範圍第1項所述之中介板,復包括第二可移除式電性連接結構,係形成於部分該等第二電性連接墊之間,令該第一電性連接墊、第二電性連接墊、第一可移除式電性連接結構、第二可移除式電性連接結構與導電通孔共同定義出菊鏈結構。
  8. 如申請專利範圍第1項所述之中介板,復包括導電凸塊,係形成於該第二電性連接墊上。
  9. 如申請專利範圍第1項所述之中介板,該基材之厚度係不超過200微米。
  10. 一種中介板之電性測試方法,係包括:提供一中介板,其包含:基材,係具有相對之第一表面與第二表面,該第一表面具有複數第一電性連接墊,且該第二表面具有複數第二電性連接墊;複數導電通孔,係形成於該基材中而貫穿該基材之第一表面與第二表面,並令該導電通孔之兩端分別電性連接該第一電性連接墊與第二電性連接墊;以及第一可移除式電性連接結構,係形成於該第一表面上,以令部分該等第一電性連接墊之間電性導通;利用複數探針電性連接該中介板,以測試該中介板;以及移除該第一可移除式電性連接結構。
  11. 如申請專利範圍第10項所述之中介板之電性測試方法,其中,該第一可移除式電性連接結構係與該第一電性連接墊一體形成。
  12. 如申請專利範圍第10項所述之中介板之電性測試方法,其中,該第一可移除式電性連接結構係於該第一電性連接墊與第一表面上形成之金屬層或線路層。
  13. 如申請專利範圍第10項所述之中介板之電性測試方法,於測試該中介板之後,復包括將該中介板具有該第二電性連接墊之側接置於承載件上。
  14. 如申請專利範圍第10項所述之中介板之電性測試方法,復包括將該中介板具有該第一可移除式電性連接結構之側接置於承載板上,並於移除該第一可移除式電性連接結構之前移除該承載板。
  15. 如申請專利範圍第10項所述之中介板之電性測試方法,其中,該第一電性連接墊上復具有第一凸塊底下金屬層,且該第二電性連接墊上復具有第二凸塊底下金屬層。
  16. 如申請專利範圍第10項所述之中介板之電性測試方法,其中,該第一表面上復具有至少一第一線路重佈層,且該第二表面上復具有至少一第二線路重佈層。
  17. 如申請專利範圍第10項所述之中介板之電性測試方法,其中,測試該中介板之方式係為將全部該等探針連接對應該第一可移除式電性連接結構的該第二電性連接墊。
  18. 如申請專利範圍第10項所述之中介板之電性測試方法,其中,測試該中介板之方式係為將一部份該等探針連接對應該第一可移除式電性連接結構的該第二電性連接墊,並將另一部份該等探針連接未對應該第一可移除式電性連接結構的該第二電性連接墊。
  19. 如申請專利範圍第10項所述之中介板之電性測試方法,其中,該中介板之第一表面復包括測試墊,其係電性連接該第一電性連接墊。
  20. 如申請專利範圍第10項所述之中介板之電性測試方法,復包括於部分該等第二電性連接墊之間形成第二可移除式電性連接結構,令該第一電性連接墊、第二電性連接墊、第一可移除式電性連接結構、第二可移除式電性連接結構與導電通孔共同定義出菊鏈結構。
  21. 如申請專利範圍第10項所述之中介板之電性測試方法,其中,部分該等探針彼此串接,令該第一電性連接墊、第二電性連接墊、第一可移除式電性連接結構、導電通孔與部分該等探針共同定義出菊鏈結構。
  22. 如申請專利範圍第10項所述之中介板之電性測試方法,於測試該中介板之前,復包括於該第二電性連接墊上形成導電凸塊。
  23. 如申請專利範圍第10項所述之中介板之電性測試方法,該中介板之厚度係不超過200微米。
TW101109806A 2012-03-22 2012-03-22 中介板及其電性測試方法 TWI528876B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW101109806A TWI528876B (zh) 2012-03-22 2012-03-22 中介板及其電性測試方法
CN201210111652.3A CN103325771B (zh) 2012-03-22 2012-04-16 中介板及其电性测试方法
US13/619,528 US9991178B2 (en) 2012-03-22 2012-09-14 Interposer and electrical testing method thereof
US15/972,837 US10950507B2 (en) 2012-03-22 2018-05-07 Electrical testing method of interposer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101109806A TWI528876B (zh) 2012-03-22 2012-03-22 中介板及其電性測試方法

Publications (2)

Publication Number Publication Date
TW201340799A true TW201340799A (zh) 2013-10-01
TWI528876B TWI528876B (zh) 2016-04-01

Family

ID=49194435

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101109806A TWI528876B (zh) 2012-03-22 2012-03-22 中介板及其電性測試方法

Country Status (3)

Country Link
US (2) US9991178B2 (zh)
CN (1) CN103325771B (zh)
TW (1) TWI528876B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI506290B (zh) * 2013-10-11 2015-11-01
TWI556363B (zh) * 2014-01-02 2016-11-01 矽品精密工業股份有限公司 半導體裝置及其製法
TWI730489B (zh) * 2019-10-29 2021-06-11 大陸商業成科技(成都)有限公司 電路板及應用其的電子裝置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI468704B (zh) * 2012-11-19 2015-01-11 Ind Tech Res Inst 中介層的測試方法
JP6318697B2 (ja) * 2014-02-27 2018-05-09 三菱電機株式会社 コンタクタ、試験システム
TWI552282B (zh) * 2014-11-03 2016-10-01 矽品精密工業股份有限公司 封裝結構及其製法
CN104465570B (zh) * 2014-12-31 2017-06-23 江阴长电先进封装有限公司 一种TSV Interposer结构及其封装方法
TWI587458B (zh) * 2015-03-17 2017-06-11 矽品精密工業股份有限公司 電子封裝件及其製法與基板結構
US10141288B2 (en) 2015-07-31 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Surface mount device/integrated passive device on package or device structure and methods of forming
US9368450B1 (en) * 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
US10109540B2 (en) * 2016-06-08 2018-10-23 International Business Machines Corporation Fabrication of sacrificial interposer test structure
US9871009B2 (en) * 2016-06-15 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10741537B2 (en) * 2017-01-18 2020-08-11 Taiwan Semiconductor Manufacturing Coompany Ltd. Semiconductor structure and manufacturing method thereof
US10002848B1 (en) * 2017-06-12 2018-06-19 Powertech Technology Inc. Test method for a redistribution layer
US10079218B1 (en) * 2017-06-12 2018-09-18 Powertech Technology Inc. Test method for a redistribution layer
KR102508531B1 (ko) * 2017-11-02 2023-03-09 삼성전자주식회사 인터포저, 인터포저의 제조 방법, 및 반도체 패키지의 제조 방법
CN108010853B (zh) * 2017-12-15 2021-06-22 西安科锐盛创新科技有限公司 基于硅通孔的转接板及其制备方法
KR102513078B1 (ko) * 2018-10-12 2023-03-23 삼성전자주식회사 반도체 패키지
KR102655664B1 (ko) * 2018-10-30 2024-04-11 삼성디스플레이 주식회사 반도체 장치 및 이를 구비한 표시 장치
KR20210068891A (ko) 2019-12-02 2021-06-10 삼성전자주식회사 인터포저, 및 이를 가지는 반도체 패키지
CN113838766A (zh) * 2020-06-23 2021-12-24 祁昌股份有限公司 一种用于封装基板的同侧电性测量方法及一种封装基板
CN112509937B (zh) * 2020-11-30 2023-06-30 珠海天成先进半导体科技有限公司 一种双面基板的电通断测试方法
KR20240030814A (ko) * 2022-08-31 2024-03-07 삼성전자주식회사 반도체 패키지, 및 이를 가지는 패키지 온 패키지

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01120891A (ja) * 1987-11-04 1989-05-12 Nec Corp 多層プリント配線板
JPH06275959A (ja) * 1993-03-22 1994-09-30 Hitachi Ltd 多層配線基板とその製造方法および両面プリント配線板の製造方法
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US6841991B2 (en) * 2002-08-29 2005-01-11 Micron Technology, Inc. Planarity diagnostic system, E.G., for microelectronic component test systems
JP4331033B2 (ja) * 2004-03-29 2009-09-16 浜松ホトニクス株式会社 半導体光検出素子及びその製造方法
JP2006194620A (ja) * 2005-01-11 2006-07-27 Tokyo Electron Ltd プローブカード及び検査用接触構造体
CN101193502B (zh) * 2006-11-22 2012-07-04 欣兴电子股份有限公司 电路板结构的制作方法
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
JP5359617B2 (ja) * 2009-07-02 2013-12-04 富士通株式会社 コネクタ及び該コネクタを使用したインターポーザ
US8143097B2 (en) * 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
CN102065643B (zh) * 2009-11-17 2012-10-17 富葵精密组件(深圳)有限公司 电路板制作方法
US20120261805A1 (en) * 2011-04-14 2012-10-18 Georgia Tech Research Corporation Through package via structures in panel-based silicon substrates and methods of making the same
US8922230B2 (en) * 2011-05-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC testing apparatus

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI506290B (zh) * 2013-10-11 2015-11-01
TWI556363B (zh) * 2014-01-02 2016-11-01 矽品精密工業股份有限公司 半導體裝置及其製法
TWI730489B (zh) * 2019-10-29 2021-06-11 大陸商業成科技(成都)有限公司 電路板及應用其的電子裝置

Also Published As

Publication number Publication date
CN103325771A (zh) 2013-09-25
US9991178B2 (en) 2018-06-05
US10950507B2 (en) 2021-03-16
TWI528876B (zh) 2016-04-01
US20180254227A1 (en) 2018-09-06
US20130249589A1 (en) 2013-09-26
CN103325771B (zh) 2016-01-20

Similar Documents

Publication Publication Date Title
TWI528876B (zh) 中介板及其電性測試方法
US11169207B2 (en) Testing of semiconductor chips with microbumps
JP6286372B2 (ja) インターポーザ試験構造と方法
JP5609144B2 (ja) 半導体装置および貫通電極のテスト方法
KR101120683B1 (ko) 3차원 칩 스택의 실리콘 삽입기 시험
US7622737B2 (en) Test structures for electrically detecting back end of the line failures and methods of making and using the same
US9589921B2 (en) Semiconductor device
US20120298410A1 (en) Interposer Testing Using Dummy Connections
US8742776B2 (en) Mechanisms for resistivity measurement of bump structures
US20130342231A1 (en) Semiconductor substrate with onboard test structure
JP2009105247A (ja) 半導体装置の製造方法
TWI474021B (zh) 積體電路及用於積體電路的監測電路
TW200818452A (en) Semiconductor device and method for manufacturing the same
TWI669793B (zh) 基板結構
JP2011009407A (ja) 半導体装置、電子部品、半導体装置の製造方法
TW202114112A (zh) 積體電路結構
JP2009231402A (ja) 半導体装置及び半導体装置の製造方法
JP4877465B2 (ja) 半導体装置、半導体装置の検査方法、半導体ウェハ
TWM521801U (zh) 具有高接合強度之多層結構的轉接介面板
TWI258196B (en) Semiconductor device with central flat-top bumps for testing
TWI487922B (zh) 半導體元件用之測試設備及半導體元件之測試方法
JP2011501185A (ja) 電気検査装置の製造方法