TWI543296B - 半導體封裝件及其製法 - Google Patents

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Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件及其製法，特別是指一種具有導電通孔之半導體封裝件及其製法。
半導體封裝件為了達到更積集化及更高的效能表現，因而發展出所謂的穿矽中介板(through silicon interposer；TSI)，其係形成複數貫穿矽基材之上下表面的通孔，並填充導電材料於該等通孔內以成為複數導電通孔，亦可於該矽基材之上下表面形成線路層，而構成一穿矽中介板。
第1圖係繪示習知半導體封裝件1的剖視示意圖。如圖所示，半導體封裝件1係包括封裝基板10、穿矽中介板11、複數第一導電凸塊12、複數第二導電凸塊13、第一底膠14a、第二底膠14b、晶片15以及複數銲球16。
該穿矽中介板11係設置於該封裝基板10之頂面10a上，並具有複數貫穿該穿矽中介板11之上下表面的導電通孔111。該等第一導電凸塊12係形成於該封裝基板10與該穿矽中介板11之導電通孔111間，用以電性連接該封裝基板10與該穿矽中介板11。該等第二導電凸塊13係形成於該穿矽中介板11之導電通孔111與該晶片15間，用以電性連接該穿矽中介板11與該晶片15。
該晶片15係設置於該等第二導電凸塊13上，該第一底膠14a係包覆該等第一導電凸塊12，該第二底膠14b係 包覆該等第二導電凸塊13。該等銲球16係形成於該封裝基板10之底面10b的電性連接墊101上。
惟，習知半導體封裝件1中，該晶片15與該穿矽中介板11的熱膨脹係數(CTE)相差過大，容易因彼此的熱膨脹係數無法匹配(mismatch)而造成半導體封裝件1之結構發生翹曲(warapage)，使得電性連接該封裝基板10與該穿矽中介板11之第一導電凸塊12出現破裂(crack)，並使電性連接該穿矽中介板11與該晶片15之第二導電凸塊13產生不沾錫(non-wetting)的情形，因而造成該半導體封裝件1之信賴性的問題，導致該半導體封裝件1之良率降低。
還有，該穿矽中介板11趨向薄化的設計，因此該穿矽中介板11之機械強度(mechanical strength)不足，容易在薄化的過程中破裂。此外，該穿矽中介板11的下方還需要設置該封裝基板10，導致無法有效降低該半導體封裝件1之厚度。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件之製法，其包括：提供一具有複數第一導電通孔之半導體基板，該等第一導電通孔係貫穿該半導體基板之相對之第一表面與第二表面；形成封裝膠體於該半導體基板之第一表面上；於該封裝膠體內形成複數第二導電通孔，該等第一導電通孔係電性連接該等第二導電通孔，且 該等第二導電通孔之一端係外露於該封裝膠體之頂面；以及設置電子元件於該半導體基板之第二表面上，並電性連接該電子元件與該等第一導電通孔。
本發明復提供一種半導體封裝件，其包括：半導體基板，係具有複數第一導電通孔、第一表面與相對之第二表面，該等第一導電通孔貫穿該第一表面與該第二表面；封裝膠體，係形成於該半導體基板之第一表面上，並於該封裝膠體內具有複數第二導電通孔，該等第一導電通孔係電性連接該等第二導電通孔，且該等第二導電通孔之一端係外露於該封裝膠體之頂面；以及電子元件，係設置於該半導體基板之第二表面上，並電性連接該等第一導電通孔。
由上可知，本發明之半導體封裝件及其製法主要係在該半導體基板之第一導電通孔上形成複數導電凸塊，並利用該封裝膠體覆蓋該等導電凸塊，且於該封裝膠體內形成複數第二導電通孔於該等導電凸塊上，再將該晶片設置於該半導體基板上。
本發明係藉由該封裝膠體以增進整體之機械強度，故可避免該半導體封裝件之結構發生翹曲、該等導電凸塊出現破裂或不沾錫的情形，以提升該半導體封裝件之信賴性及良率。同時，本發明亦無須於該半導體基板之下方再額外設置如習知之封裝基板，所以能降低該半導體封裝件之厚度。
以下藉由特定的具體實施例說明本發明之實施方 式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「頂面」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
第2A至2F圖係繪示本發明之第一實施例之半導體封裝件2及其製法的剖視示意圖。
如第2A圖所示，提供第一承載件24與半導體基板20，並形成有複數第一導電通孔21於具有相對之第一表面20a與第二表面20b的該半導體基板20中，該等第一導電通孔21係貫穿該第一表面20a與該第二表面20b。接著，將該半導體基板20之第二表面20b面向該第一承載件24，並將該半導體基板20設置於第一承載件24上。再來，可視需要地形成複數第一導電凸塊22於該半導體基板20之第一表面20a側的第一導電通孔21之一端上。
於本實施例中，該第一承載件24係為膠片(tape)或膠膜，該第一導電通孔21係為矽穿孔(Through Silicon Vias；TSV)，該半導體基板20係為穿矽中介板(through silicon interposer，TSI)。
如第2B圖所示，形成封裝膠體23於該半導體基板20之第一表面20a上，以覆蓋該等第一導電凸塊22。
如第2C圖所示，於該封裝膠體23內形成複數貫穿之通孔25，且各該通孔25對應外露各該第一導電凸塊22。
如第2D圖所示，形成導電材料於該封裝膠體23內之通孔25中，以構成複數第二導電通孔251，該第二導電通孔251之材質可為錫。
如第2E圖所示，形成至少一第一導電線路263於該封裝膠體23之頂面與第二導電通孔251上，該第一導電線路263係具有複數電性連接墊265。
接著，形成線路重佈層(Redistribution Layer；RDL)26於該封裝膠體23及該第一導電線路263上。該線路重佈層26包括至少一介電層261、形成於該介電層261上之第二導電線路264、及位於該介電層261內之複數導電盲孔262，該等導電盲孔262電性連接該第一導電線路263與第二導電線路264，該第二導電線路264係具有複數電性連接墊266。再來，形成複數例如銲球的第二導電凸塊27於該第二導電線路264之電性連接墊266上，又於該第二導電凸塊27與電性連接墊266之間復可形成有凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)(未圖示)。 於其他實施例中，本發明亦可不具有該第一導電線路263，使該線路重佈層26直接形成於該封裝膠體23上，且直接連接該等第二導電通孔251。
如第2F圖所示，將第2E圖之整體結構上下翻轉180度，使該半導體基板20朝向上方，並使該等第二導電凸塊27朝向下方。接著，將第2E圖之整體結構設置於一第二承載件241上，使該等第二導電凸塊27接置於該第二承載件241上，同時移除該第一承載件24。
再來，設置複數例如晶片28的電子元件於該半導體基板20之第二表面20b上，並藉由複數導電元件281電性連接該晶片28與該半導體基板20之第一導電通孔21，藉此形成相連之複數個半導體封裝件2。最後，移除該第二承載件241，並沿著各條切割線SS進行切割，以成為分離之該等半導體封裝件2(未圖示切單後之情況)。
於本實施例中，該第二承載件241係為膠片或膠膜，該導電元件281係為銲錫凸塊。
第二實施例
第3圖係繪示本發明之第二實施例之半導體封裝件2的剖視示意圖。第二實施例與上述第一實施例之製法大致相同，其主要差異在於：第二實施例之製法可先設置被動元件29於第2A圖之半導體基板20的第一表面20a上，並電性連接該被動元件29與至少一第一導電通孔21。接著，於第2B圖之步驟中形成封裝膠體23於該半導體基板20之第一表面20a上，以覆蓋該被動元件29與該等第一導電 凸塊22。於本實施例中，該被動元件29係為電阻、電容、電感或積體被動元件(Integrated Passive Device，簡稱IPD)。
至於第二實施例之其餘製法則如同上述第一實施例之第2C圖至第2F圖之製法，故不再重覆贅述。
本發明另提供一種半導體封裝件2，其包括半導體基板20、封裝膠體23以及晶片28，該半導體基板20係具有複數第一導電通孔21、相對之第一表面20a與第二表面20b，該等第一導電通孔21貫穿該第一表面20a與該第二表面20b。於本實施例中，該半導體基板20係為穿矽中介板，該第一導電通孔21係為矽穿孔。該封裝膠體23係形成於該半導體基板20之第一表面20a上，並於該封裝膠體23內形成有複數貫穿之第二導電通孔251，該等第一導電通孔21係電性連接該等第二導電通孔251，且該封裝膠體23之頂面係外露該等第二導電通孔251之一端。該晶片28係設置於該半導體基板20之第二表面20b上，並電性連接該等第一導電通孔21。
於前述之半導體封裝件中，該半導體基板20之第一表面20a側之第一導電通孔21之一端上復形成有複數第一導電凸塊22，且該等第二導電通孔251係電性連接該等第一導電凸塊22。
於本實施例中，該晶片28與半導體基板20之間復設置有複數導電元件281，該晶片28係藉由該等導電元件281電性連接該等第一導電通孔21，且該導電元件281係為銲 球，該第二導電通孔251之材質可為錫。
該半導體封裝件2可包括至少一第一導電線路263，係形成於該封裝膠體23之頂面與第二導電通孔251上，該第一導電線路263係具有複數電性連接墊265。
該半導體封裝件2可包括線路重佈層26，係形成於該封裝膠體23及該第一導電線路263上。該線路重佈層26包括至少一介電層261、形成於該介電層261上之第二導電線路264、及位於該介電層261內之複數導電盲孔262，該等導電盲孔262電性連接該第一導電線路263與第二導電線路264，該第二導電線路264係具有複數電性連接墊266，該電性連接墊266上復可包括有凸塊底下金屬層。
該半導體封裝件2可包括複數例如銲球的第二導電凸塊27，係形成於該第二導電線路264之電性連接墊266上。
該半導體封裝件2可包括被動元件29，係設置於該半導體基板20之第一表面20a上，並電性連接至少一第一導電通孔21，且該封裝膠體23包覆該被動元件29。該被動元件29可為電阻、電容或電感等。
綜上所述，本發明之半導體封裝件及其製法主要係在該半導體基板之第一導電通孔上形成複數導電凸塊，並利用該封裝膠體覆蓋該等導電凸塊，且於該封裝膠體內形成複數第二導電通孔於該等導電凸塊上，再將該晶片設置於該半導體基板上。
本發明係藉由該封裝膠體以增進整體之機械強度，故可避免該半導體封裝件之結構發生翹曲、該等導電凸塊出 現破裂或不沾錫的情形，以提升該半導體封裝件之信賴性及良率。同時，本發明亦無須於該半導體基板之下方再額外設置如習知之封裝基板，所以能降低該半導體封裝件之厚度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1,2‧‧‧半導體封裝件
10‧‧‧封裝基板
10a‧‧‧頂面
10b‧‧‧底面
101,265,266‧‧‧電性連接墊
11‧‧‧穿矽中介板
111‧‧‧導電通孔
12‧‧‧第一導電凸塊
13‧‧‧第二導電凸塊
14a‧‧‧第一底膠
14b‧‧‧第二底膠
15,28‧‧‧晶片
16‧‧‧銲球
20‧‧‧半導體基板
20a‧‧‧第一表面
20b‧‧‧第二表面
21‧‧‧第一導電通孔
22‧‧‧第一導電凸塊
23‧‧‧封裝膠體
24‧‧‧第一承載件
241‧‧‧第二承載件
25‧‧‧通孔
251‧‧‧第二導電通孔
26‧‧‧線路重佈層
261‧‧‧介電層
262‧‧‧導電盲孔
263‧‧‧第一導電線路
264‧‧‧第二導電線路
27‧‧‧第二導電凸塊
281‧‧‧導電元件
29‧‧‧被動元件
SS‧‧‧切割線
第1圖係繪示習知半導體封裝件的剖視示意圖；第2A至2F圖係繪示本發明之第一實施例之半導體封裝件及其製法的剖視示意圖；以及第3圖係繪示本發明之第二實施例之半導體封裝件的剖視示意圖。
2‧‧‧半導體封裝件
20‧‧‧半導體基板
20a‧‧‧第一表面
20b‧‧‧第二表面
21‧‧‧第一導電通孔
22‧‧‧第一導電凸塊
23‧‧‧封裝膠體
241‧‧‧第二承載件
25‧‧‧通孔
251‧‧‧第二導電通孔
26‧‧‧線路重佈層
261‧‧‧介電層
262‧‧‧導電盲孔
263‧‧‧第一導電線路
264‧‧‧第二導電線路
265,266‧‧‧電性連接墊
27‧‧‧第二導電凸塊
28‧‧‧晶片
281‧‧‧導電元件
SS‧‧‧切割線

Claims (19)

  1. 一種半導體封裝件之製法，其包括：提供一具有複數第一導電通孔之半導體基板，該等第一導電通孔係貫穿該半導體基板之相對之第一表面與第二表面；形成複數第一導電凸塊於該半導體基板之第一表面上；形成封裝膠體於該半導體基板之第一表面上以覆蓋該等第一導電凸塊；於該封裝膠體內形成複數第二導電通孔，該等第二導電通孔係自該封裝膠體之頂面貫穿至該等第一導電凸塊，該等第二導電通孔之深度係小於該封裝膠體之厚度，該等第二導電通孔之一端係外露於該封裝膠體之頂面；以及設置電子元件於該半導體基板之第二表面上，並電性連接該電子元件與該等第一導電通孔。
  2. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該等第一導電凸塊係形成於該半導體基板之第一表面之第一導電通孔之一端上，且該等第二導電通孔係電性連接該等第一導電凸塊。
  3. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，形成該等第二導電通孔之步驟係包括：形成複數貫穿該封裝膠體之通孔，且形成導電材料於該等通孔內。
  4. 如申請專利範圍第1項所述之半導體封裝件之製法，復包括形成至少一第一導電線路於該封裝膠體之頂面與該等第二導電通孔上，並電性連接該等第一導電通孔，且該第一導電線路係具有複數電性連接墊。
  5. 如申請專利範圍第1項所述之半導體封裝件之製法，復包括形成線路重佈層於該封裝膠體上，該線路重佈層係包括至少一介電層、形成於該介電層上之第二導電線路、及位於該介電層內之複數導電盲孔，該等導電盲孔電性連接該等第二導電通孔與第二導電線路，該第二導電線路係具有複數電性連接墊。
  6. 如申請專利範圍第5項所述之半導體封裝件之製法，復包括形成複數第二導電凸塊於該第二導電線路之電性連接墊上。
  7. 如申請專利範圍第1項所述之半導體封裝件之製法，復包括於該電子元件與半導體基板之間設置複數導電元件，以電性連接該電子元件與該等第一導電通孔。
  8. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該半導體基板之第一表面上復設有被動元件，並電性連接該被動元件與至少一第一導電通孔，且該封裝膠體包覆該被動元件。
  9. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該第二導電通孔之材質為錫。
  10. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，該電性連接墊上復包括有凸塊底下金屬層。
  11. 一種半導體封裝件，其包括：半導體基板，係具有複數第一導電通孔、第一表面與相對之第二表面，該等第一導電通孔貫穿該第一表面與該第二表面；複數第一導電凸塊，係形成於該半導體基板之第一表面上；封裝膠體，係形成於該半導體基板之第一表面上以覆蓋該等第一導電凸塊，且該封裝膠體內具有複數第二導電通孔，該等第二導電通孔係自該封裝膠體之頂面貫穿至該等第一導電凸塊，該等第二導電通孔之深度係小於該封裝膠體之厚度，該等第二導電通孔之一端係外露於該封裝膠體之頂面；以及電子元件，係設置於該半導體基板之第二表面上，並電性連接該等第一導電通孔。
  12. 如申請專利範圍第11項所述之半導體封裝件，其中，該等第一導電凸塊係形成於該半導體基板之第一表面之第一導電通孔之一端上，且該等第二導電通孔係電性連接該等第一導電凸塊。
  13. 如申請專利範圍第11項所述之半導體封裝件，復包括至少一第一導電線路，係形成於該封裝膠體之頂面與該等第二導電通孔上，且該第一導電線路係具有複數電性連接墊。
  14. 如申請專利範圍第11項所述之半導體封裝件，復包括線路重佈層，係形成於該封裝膠體上，該線路重佈層係包括至少一介電層、形成於該介電層上之第二導電 線路、及位於該介電層內之複數導電盲孔，該等導電盲孔電性連接該等第二導電通孔與第二導電線路，該第二導電線路係具有複數電性連接墊。
  15. 如申請專利範圍第14項所述之半導體封裝件，復包括複數第二導電凸塊，係形成於該第二導電線路之電性連接墊上。
  16. 如申請專利範圍第11項所述之半導體封裝件，其中，該電子元件與半導體基板之間復設置有複數導電元件，該電子元件係藉由該等導電元件電性連接該等第一導電通孔。
  17. 如申請專利範圍第11項所述之半導體封裝件，復包括被動元件，係設置於該半導體基板之第一表面上，並電性連接至少一第一導電通孔，且該封裝膠體包覆該被動元件。
  18. 如申請專利範圍第11項所述之半導體封裝件，其中，該第二導電通孔之材質為錫。
  19. 如申請專利範圍第14項所述之半導體封裝件，其中，該電性連接墊上復包括有凸塊底下金屬層。
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