KR20160064965A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20160064965A
KR20160064965A KR1020150147483A KR20150147483A KR20160064965A KR 20160064965 A KR20160064965 A KR 20160064965A KR 1020150147483 A KR1020150147483 A KR 1020150147483A KR 20150147483 A KR20150147483 A KR 20150147483A KR 20160064965 A KR20160064965 A KR 20160064965A
Authority
KR
South Korea
Prior art keywords
conductive
substrate
semiconductor chip
bumps
semiconductor structure
Prior art date
Application number
KR1020150147483A
Other languages
English (en)
Other versions
KR101772284B1 (ko
Inventor
옌리앙 린
틴하오 쿠오
솅유 우
첸시엔 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20160064965A publication Critical patent/KR20160064965A/ko
Application granted granted Critical
Publication of KR101772284B1 publication Critical patent/KR101772284B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05583—Three-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/1312—Antimony [Sb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13123—Magnesium [Mg] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14132—Square or rectangular array being non uniform, i.e. having a non uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1712—Layout
    • H01L2224/1713—Square or rectangular array
    • H01L2224/17132—Square or rectangular array being non uniform, i.e. having a non uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81464—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15717—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400 C and less than 950 C
    • H01L2924/15724—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

반도체 구조와 그 형성 방법이 제공된다. 반도체 구조는 복수의 전도성 트레이스를 포함하는 기판과, 반도체 칩을 포함한다. 반도체 칩은, 복수의 전도성 트레이스를 향하는 표면과, 그 표면 상에 있고, 복수의 전도성 범프를 통해 복수의 전도성 트레이스와 대응하여 전기적으로 접속되는 복수의 전도성 패드를 포함한다. 복수의 전도성 범프의 각각의 높이는 복수의 전도성 패드 및 대응하는 전도성 트레이스 사이의 최소 거리에 의해 결정된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 개시는 일반적으로 반도체 구조에 관한 것이며, 보다 구체적으로는 BOT(Bump-on-Trace) 반도체 구조에 관한 것이다.
집적 회로의 발명에 의해, 반도체 산업은 다양한 전자 부품(즉, 트랜지스터, 다이오드, 레지스터, 커패시터 등) 및 반도체 패키지의 집적 밀도의 부단한 개선으로 인해 급속한 성장이 계속되고 있다. 대개, 이러한 집적 밀도의 개선은 최소 피쳐 크기의 반복된 감소로부터 유래되어, 반도체 칩 또는 패키지에 더 많은 부품들이 집적될 수 있다.
더 많은 부품을 반도체 패키지에 집적시킬 수 있는 한가지 접근법이 BOT(Bump-on-Trace) 구조의 채택이다. BOT 구조는 플립칩 패키지 내에 이용되는데, 이 패키지에서는 (디바이스 다이를 지지하기 위한) 금속 범프가, 금속 트레이스보다 큰 폭을 가진 금속 패드 상에 배치되는 대신에, 패키지 기판의 금속 트레이스 상에 직접 랜딩된다. BOT 구조의 장점은 소 칩 면적 요건 및 저 제조 비용을 포함한다.
BOT 구조의 경우, 반도체 칩과 패키지 기판 사이의 열팽창계수(CTE, coefficient of thermal expansions)의 미스매치로 인해 금속 트레이스 상에 응력이 생길 수 있고, 이에 금속 트레이스가 패키지 기판으로부터 박리될 수 있다. 또한, 미세한 범프 피치(인접한 본딩 범프들 간의 거리)를 가진 BOT 구조의 경우, 전도성 트레이스의 폭이 작아지기 때문에, 전도성 트레이스와 패키지 기판 간의 접합력이 더 작아서, 또한 금속 트레이스를 박리시킬 수 있다. 이상의 내용을 감안할 때에, 전술한 문제와 함께 종래의 BOT 구조 내의 다른 결함을 해결할 필요가 있다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 특징부를 실척으로 도시하지는 않는다. 사실상, 다양한 특징부의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 반도체 구조를 도시하는 개략도이다.
도 1a는 일부 실시형태에 따른 반도체 구조를 도시하는 개략도이다.
도 2는 본 개시의 도 1a에 따른 반도체 구조를 도시하는 단면도이다.
도 3a는 일부 실시형태에 따른 반도체 칩의 예시적인 스케치도이다.
도 3b는 본 개시의 도 3a에 따른 반도체 칩을 도시하는 단면도이다.
도 4a와 도 4b는 일부 실시형태에 따른 반도체 칩을 도시하는 단면도이다.
도 5a는 일부 실시형태에 따른 반도체 칩의 예시적인 스케치도이다.
도 5b는 본 개시의 도 5a에 따른 반도체 칩을 도시하는 단면도이다.
도 6a와 도 6b는 일부 실시형태에 따른 반도체 칩을 도시하는 단면도이다.
도 7은 일부 실시형태에 따른 반도체 구조를 제조하는 흐름도이다.
도 8a 내지 도 8f는 본 개시의 도 7에 따른 반도체 구조를 제조하는 흐름을 나타내는 도면이다.
도 9a 내지 도 9f는 본 개시의 도 8d과 도 8e에 따른 반도체 구조를 제조하는 방법을 개략적으로 도시하는 도면이다.
이하의 개시에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 위(over) 또는 상(on)의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 및 제2 특징부 사이에 추가 특징부가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
"아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 장치의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
진보된 디바이스 패키징 내의 미세 피치에 대한 요구가 증대함에 따라, 전도성 BOT(Bump-on-Trace) 구조도 점점 보급되고 있다. 그러나, 반도체 구조의 반도체 칩과 기판의 CTE가 상이하기 때문에, 기판과 반도체의 굽힘 조건(bending condition)도 그에 따라 달라, 기판과 반도체 칩 사이에 콜드 조인트(cold joint)의 우려가 발생한다. 전술한 문제를 해결하기 위해서, 본 개시는 반도체 구조를 제공하며, 이 반도체 구조에 있어서 반도체 구조의 반도체 칩와 기판을 전기적으로 연결하는 전도성 범프의 높이는 반도체 구조의 제조 공정 중에 콜드 조인트를 피하도록 변할 수 있다.
도면을 참조하면, 도 1은 일부 실시형태에 따른 반도체 구조(100)를 도시하는 개략도이다. 반도체 구조(100)는 기판(101)과, 반도체 칩(102)과, 전도성 범프(103)와, 기판(101)의 표면(106) 상에 제공된 전도성 트레이스(104)를 포함한다. 전도성 트레이스(104)는 기판(101) 위에 직접 놓인다. 일부 실시형태에 있어서, 기판은 인쇄 회로 기판(printed circuit board, PCB)을 포함한다.
도면을 참조하면, 도 1a은 본 개시의 일부 실시형태에 따른 반도체 구조(100)를 도시하는 개략도이다. 반도체 구조(100)는 기판(101)과, 반도체 칩(102)과, 전도성 범프(103)와, 기판(101)의 표면(106) 상에 제공된 전도성 트레이스(104)와, 전도성 재료(108)로 충전된 오목부(105)를 포함한다. 전도성 트레이스(104)는 오목부(105)와 접촉한다.
도 2는 본 개시의 도 1a의 반도체 구조(100)를 상세하게 도시하는 단면도로서, 그 예시적인 단면도는 도 1a의 선 A-A'를 포함하는 평면으로부터 얻어진다. 반도체 구조(100)는 기판(101)을 포함한다. 기판(101)은 오목부(105)를 구비하고 오목부는 기판(101) 내에 형성되어 전도성 재료(108)로 충전된다. 기판(101)의 표면(106) 상에 제공되는 전도성 트레이스(104)는 기판(101) 위에 직접 놓여서 오목부(105) 내의 전도성 재료(108)와 접촉하도록 배열된다. 전도성 재료(108)는 전도성 트레이스(104)와 동일한 재료로 형성될 수 있다. 전도성 범프(103)는 반도체 구조(100) 내에 전기적 경로 및 기계적 접속을 제공한다. 전도성 범프(103)는 전도체(107)에 의해 전도성 트레이스(104)에 전기적으로 연결되며, 기판(101)의 오목부(105) 위에서 그 오목부에 근접 배치된다. 일부 실시형태에 있어서, 전도체(107)는 무연 땜납(lead-free solder), 공정 땜납(eutectic solder) 등으로 이루어질 수 있다. 반도체 칩(102)은 전도성 범프(103)에 전기적으로 접속되는데, 즉 반도체 칩(102)과 전도성 트레이스(104)는 전도성 범프(103)에 의해 전기적으로 접속된다.
일부 실시형태에 있어서, 반도체 칩(102)은 플립칩 구성(또한 C4(controlled collapse chip connection)라고도 알려짐)으로 전도성 범프(103)를 통해 기판(101)에 접속된다. 와이어 본딩 및 TAB(tape automatic bonding) 등의 종래의 패키징 기술과 비교해서, 플립칩 패키지는 반도체 칩과 기판 사이에 더 짧은 신호 전송 경로를 가지므로, 더욱 양호한 전기 특성을 제공한다. 또한, 방열률을 높이기 위해 반도체 칩의 후면(기판을 향하지 않는 표면)을 노출시키도록 플립칩 패키지가 설계될 수도 있다. 일부 실시형태에 있어서, 반도체 구조(100)는, 충격 및 부식에 대한 보호를 제공하며 반도체 칩 내에 생성된 열을 소산시키는 반도체 패키지일 수 있다.
반도체 칩(102)은 로직 디바이스, 임베디드 플래시(eFlash) 디바이스, 메모리 디바이스, MEMS(microelectromechanical) 디바이스, 아날로그 디바이스, CMOS 디바이스, 이들 디바이스의 조합 등을 포함할 수 있다. 일부 실시형태에 있어서, 반도체 칩(102)은 다음의 방법으로 표면(102a)이 반도체 범프(103)에 접속된다. 먼저, 전도성 패드(1022)와 패시베이션층(1023)(일반적으로 폴리이미드 재료로 이루어짐)이 반도체 칩(102) 상에 순차적으로 형성된다. 패시베이션층(1023)은 전도성 패드(1022)의 일부를 노출시킨다. 그런 다음, 전도성 패드(1022)의 노출부와 패시베이션층(1023) 위에 UBM(under conductive bump metallurg) 구조(1021)가 형성된다. 최종 단계에서, 전도성 범프(103)가 UBM 구조(1021)에 접속됨으로써, 반도체 칩(102)과 전도성 범프(103)가 전기적으로 접속된다.
일부 실시형태에 있어서, UBM 구조(1021)는 전도성 패드(1022) 상에 형성하는 금속성 점착층(metallic adhesive layer)과, 확산을 막기 위한 배리어층과, 전도성 범프를 접속하기 위한 땜납 습윤층(solder wettable layer)을 포함한다. UBM 구조(1021)는 반도체 칩(102)의 전도성 패드(1022)와 전도성 범프(103) 사이에, 전도성 범프 접속, 확산 방지, 적절한 점착 등과 같은 기능을 제공하여, 납땜 재료가 UBM 구조(1021)에 도포되고, 이어서 필요한 전도성 범프(103)를 형성하기 위한 리플로우 공정을 받을 수 있게 한다. UBM 구조(1021)는 대개 티탄-구리-니켈(Ti-Cu-Ni) 금속층을 포함하며, 예컨대 스퍼터링, 기화, 도금 등에 의해 제조될 수 있다.
기판(101)은 도핑되거나 도핑되지 않는 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은, 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 재료로 된 층을 포함한다. 일부 실시형태에 있어서, 기판(101)은, 반도체 패키지가 더 많은 능동 및 수동 구성요소와 회로를 수용할 수 있도록, 다층 기판, 경사 기판, 하이브리드 배향 기판, 이들의 임의의 조합 및/또는 등등을 포함한다. 일부 실시형태에 있어서, 기판(101)은 전도성 플러그 또는 충전재로 충전된 도통홀을 가진 다수의 에폭시 함유 절연층을 이용해 형성될 수도 있다. 수직 방향으로 전도성 경로를 형성하기 위해 다중 레벨의 금속화 구조(1011)(예, 다수의 에폭시 함유 절연층 내에 형성되는, 전도성 플러그, 충전재 또는 전도성 트레이스)가 제공된다. 일부 실시형태에 있어서, 반도체 구조의 외부 커넥터를 형성하기 위해 제공되는, 솔더볼(1014) 등의 외부 단자를 수용하도록 구성된 볼 랜드(ball land)(1013)를 둘러싸는 기판(101)의 바닥면 상에 솔더 마스크(1012)가 배치된다.
전도성 트레이스(104)가 기판(101)의 표면(106) 상에 제공되어 전자 접속부의 패턴을 형성한다. 전도성 트레이스(104)는 실질적으로 순수 구리, 알루미늄 구리, 또는 텅스텐, 니켈, 팔라듐, 금 및/또는 이들의 합금 등의 기타 금속성 재료로 형성될 수 있다. 종래의 본딩 기술과 비교해, 본 개시는 전도성 BOT(Bump-on-Trace) 구조를 채택하며, 이 구조에 있어서 전도성 범프(103)는 전도성 트레이스(104)의 폭보다 큰 폭을 가진 본딩 패드 상에 배치되는 것(종래의 접근법)이 아니라, 전도성 트레이스(104) 상에 직접 배치됨으로써, 필요한 칩 면적 및 전도성 범프 피치를 줄일 수 있다.
일부 실시형태에 있어서, 종래의 땜납 전도성 범프를 대신하여, 전도성 범프(103)가 전도성 트레이스(104) 상에 배치되도록 전도성 범프(103)가 본딩 요소로서 제공된다. 즉, 반도체 칩(102)은 전도성 범프(103)에 의해 전도성 트레이스(104)에 접속된다. 전도성 범프(103)는 반도체 칩(102)과 기판(101) 사이에 전기 전도 경로 및 열전도 경로를 둘 다 제공한다. 본 개시의 전도성 범프(103)는 프리즘 또는 실리더일 수 있다. 전도성 범프(103)의 용해점이 전도체(107)의 융용 온도보다 높다는 것을 알아야 한다.
일부 실시형태에 있어서, 전도성 범프(103)는 금속으로 이루어진다. 일부 실시형태에 있어서, 전도성 범프(103)의 재료는, 주석, 납, 구리, 금, 은, 아연, 비스무스, 마그네슘, 안티몬, 인듐 및 이들의 합금 중에서 선택된다. 전도성 범프(103)의 재료로서 구리를 사용하면 다음의 장점을 얻는데, 즉 종래의 땜납 전도성 범프 기술과 비교해, 본딩 요소로서 구리 범프를 이용하는 것은, 최소 확률의 전도성 범프 브릿징으로 미세 피치를 달성하는 것을 지원할 뿐만 아니라, 회로(전자 상호접속부)에 대한 용량성 부하를 감소시킨다. 구리 범프는 더 높은 신뢰도, 개선된 전기 및 열 성능을 제공한다. 종래의 땜납 전도성 범프는 땜납 리플로우 중에 붕괴하지만, 구리 범프는 그 형상을 유지한다.
전도성 범프(103)는 그 전도성 범프(103)와 UBM 구조(1021) 사이의 계면에서부터 전도성 범프(103)와 전도체(107) 사이의 계면까지 측정되는 높이(H)를 갖는다. 범프(1021)는 일부 실시형태에서는 선택적인데, UBM(1021)이 없는 실시형태의 경우, 높이(H)는 전도성 범프(103)와 전도성 패드(1022) 사이의 계면에서부터 측정된다. 일부 실시형태에 있어서, 높이(H)는 UBM 구조(1021) 또는 전도성 패드(1022)의 면적 크기를 변경함으로써 조정될 수 있다.
도 3a와 도 5a는 여러개의 전도성 패드(1022)를 포함하는 반도체 칩(102)의 예시적인 스케치도이며, 전도성 패드(1022)는 반도체 칩(102)의 코어 영역(111) 내에 일부 그리고 반도체 칩(102)의 주변 영역(112) 내에 일부 분포되어 있다. 주변 영역(112)은 최소 전도성 범프 피치의 폭의 약 6배의 폭(117)으로 반도체 칩(102)의 가장자리를 둘러싸는 영역이다. 코어 영역(111)은 주변 영역(112)에 의해 둘러싸인 반도체 칩(102)의 영역이다. 코어 영역(111) 내의 전도성 패드(114) 간의 거리는 주변 영역(112) 내의 전도성 패드(113) 간의 거리보다 크다.
도 3b는 본 개시의 도 3a의 반도체 칩(102)을 상세하게 도시하는 단면도로서, 그 예시적인 단면도는 도 3a의 선 B-B'를 포함하는 평면으로부터 얻어진다. 일부 전도성 범프(103p)는 반도체 칩(102)의 주변 영역(112) 내의 일부 전도성 패드(113) 상에 탑재된다. 일부 전도성 범프(103c)는 반도체 칩(102)의 코어 영역(111) 내의 일부 전도성 패드(114) 상에 탑재된다. 전도성 범프(103)는 전도체(107)를 통해 반도체 칩(102)을 기판(101)에 접속시킨다. 간결함을 위해, 전도체(107)는 도 3a에서 도시 생략된다. 일부 실시형태에 있어서, 반도체 칩(102)의 코어 영역(111) 내의 전도성 범프(103c)의 각각의 면적은 그 반도체 칩(102)의 주변 영역(112) 내의 전도성 범프(103p)의 각각의 면적보다 작다. 이러한 상황 하에서, 코어 영역(111) 내의 전도성 범프(103c)의 높이는 주변 영역(112) 내의 전도성 범프(103p)의 높이보다 크다. 일부 실시형태에 있어서, 주변 영역(112) 내의 전도성 범프(103p)의 면적과 코어 영역(111) 내의 전도성 범프(103c)의 면적 간의 비는 약 1.1과 약 2.67 사이이다. 주변 영역(112) 내의 전도성 범프(103p)의 면적과 코어 영역(111) 내의 전도성 범프(103c)의 면적 간의 비의 제한은, 다수의 실제 기판휨(substrate warpage)에 의해 그리고 범프 제조 공정을 고려해서 결정된다.
다시 도 2를 참조하면, 전도성 범프(103)의 높이(H)는 전도성 패드(1022)와 대응하는 전도성 트레이스(104)의 상면(104a) 사이의 최소 거리(D)에 의해 결정된다. 일부 실시형태에 있어서, 전도성 범프(103)의 높이(H)는 최소 거리(D)에 비례하도록 설계된다. D와 H 간의 의존성을 보여주기 위해 포지티브 인자 α가 미리 정의되며, D와 H 간의 상관성은 H = α x D로서 표현되며, α는 0보다 크고 1보다 작다.
(UBM 구조가 구현되지 않는) 예를 들면, 도 3b에서와 같이, 전도성 범프(103p)의 높이(Hp)는 전도성 패드(113)와 대응하는 전도성 트레이스(104) 사이의 최소 거리에 의해 결정된다. 마찬가지로, 전도성 범프(103c)의 높이(Hc)도 전도성 패드(114)와 대응하는 전도성 트레이스(104) 사이의 최소 거리에 의해 결정된다. 높이(Hp)가 높이(Hc)보다 작아야 하기 때문에, 주변 영역(112) 내의 전도성 패드(113)는 코어 영역(111) 내의 전도성 패드(114)보다 더 큰 패드 크기를 갖는다.
예를 들면 도 2에서와 같이, 반도체 칩(102)과 기판(101)은 서로 실질적으로 평행한 것으로 간주되기 때문에, 높이(Hp)는 높이(Hc)와 실질적으로 같다. 이에, 코어 영역(111) 내의 UBM 구조(1021)(또는 전도성 패드)의 면적 크기는 주변 영역(112) 내의 그것과 실질적으로 같다.
일부 실시형태에 있어서, 기판(101)과 반도체 칩(102)은 도 2에서와 같이 평행하게 배열되지 않는다. 도 4a에 도시하는 바와 같은 예를 들면, 기판(101)은 굽히지만 반도체 칩(102)은 굽히지 않는다. 그러나, 전술한 예에 적용된 설계 룰(H =α x D)이 이 경우에도 채택될 수 있다. 평평한 반도체 칩(102)이 오목한 상면을 가진 기판(101)에 접속된다. 이에, 반도체 칩(102)은 그 가장자리, 다시 말해 그 주변 영역이 기판(101)에 더 가깝다. 주변 영역(112) 내의 전도성 패드(113)와 기판(101) 간의 최소 거리(Dp)는 코어 영역(111) 내의 전도성 패드(114)의 최소 거리(Dc)보다 작다. 전도성 패드(113)의 면적 크기는 전도성 패드(114)의 면적 크기보다 크게 설계된다. 이에, 코어 영역(111) 내의 전도성 범프(103c)는 주변 영역(112) 내의 전도성 범프(103p)의 높이보다 큰 높이를 갖도록 성장한다. 더욱이, 기판(101)이 굽히기 때문에, 코어 영역(111) 내의 각각의 전도성 패드(114)의 최소 거리는 다를 수 있다. 예를 들어, 코어 영역(111)의 중심에 더 가까운 전도성 패드는 코어 영역(111)의 가장자리에 더 가까운 전도성 패드와 비교해, 기판(101)에 대해 더 멀리 떨어져 있다.
일부 실시형태에 있어서, 도 4b에 도시하는 바와 같이 반도체 칩(102)은 굽히지만 기판(101)은 굽히지 않는다. 그러나, 전술한 예에 적용된 설계 룰(H = α x D)이 이 경우에도 채택될 수 있다. 평평한 기판(101)이 볼록한 상면을 가진 반도체 칩(102)에 접속되어, 반도체 칩(102)은 그 주변 영역이 기판(101)에 더 가깝다. 주변 영역(112) 내의 전도성 패드(113)와 기판(101) 간의 최소 거리(Dp)는 코어 영역(111) 내의 전도성 패드(114)의 최소 거리(Dc)보다 작다. 전도성 패드(113)의 면적 크기는 전도성 패드(114)의 면적 크기보다 크게 설계된다. 이에, 코어 영역(111) 내의 전도성 범프(103c)는 주변 영역(112) 내의 전도성 범프(103p)의 높이보다 큰 높이를 갖도록 성장한다. 더욱이, 반도체 칩(102)이 굽히기 때문에, 코어 영역(111) 내의 각각의 전도성 패드(114)의 최소 거리는 다를 수 있다. 예를 들어, 코어 영역(111)의 중심에 더 가까운 전도성 패드는 코어 영역(111)의 가장자리에 더 가까운 전도성 패드와 비교해, 기판(101)에 대해 더 멀리 떨어져 있다. 최소 거리(D)에 기초해 높이가 조절되어, 반도체 칩(102)의 전도성 범프는 전부 기판(101)에 전기적으로 접속된다. 이에, 콜드 조인트를 피할 수 있다.
도 5b는 본 개시의 도 5a의 반도체 칩(102)을 상세하게 도시하는 단면도로서, 그 예시적인 단면도는 도 5a의 선 C-C'를 포함하는 평면으로부터 얻어진다. 일부 전도성 범프(103p)는 반도체 칩(102)의 주변 영역(112) 내의 전도성 패드(113) 상에 탑재된다. 일부 전도성 범프(103c)는 반도체 칩(102)의 코어 영역(111) 내의 전도성 패드(114) 상에 탑재된다. 전도성 범프(103)는 전도체(107)를 통해 반도체 칩(102)을 기판(101)에 접속시킨다. 간결함을 위해, 전도체(107)는 도 5a에서 도시 생략된다. 일부 실시형태에 있어서, 코어 영역(111) 내의 전도성 범프(103c)의 각각의 면적은 주변 영역(112) 내의 전도성 범프(103p)의 각각의 면적보다 크다. 이러한 상황 하에서, 코어 영역(111) 내의 전도성 범프(103c)의 높이는 주변 영역(112) 내의 전도성 범프(103p)의 높이보다 작다. 일부 실시형태에 있어서, 주변 영역(112) 내의 전도성 범프(103p)의 면적과 코어 영역(111) 내의 전도성 범프(103c)의 면적 간의 비는 약 0.17과 약 0.91 사이이다. 주변 영역(112) 내의 전도성 범프(103p)의 면적과 코어 영역(111) 내의 전도성 범프(103c)의 면적 간의 비의 제한은, 다수의 실제 기판휨(substrate warpage)에 의해 그리고 범프 제조 공정을 고려해서 결정된다.
일부 실시형태에 있어서, 도 6a에 도시하는 바와 같이 기판(101)은 굽히지만 반도체 칩(102)은 굽히지 않는다. 전술한 예에 적용된 설계 룰(H = α x D)이 이 경우에도 채택될 수 있다. 평평한 반도체 칩(102)이 볼록한 상면을 가진 기판(101)에 접속된다. 이에, 반도체 칩(102)은 그 중심, 다시 말해 그 코어 영역이 기판(101)에 가깝다. 전도성 패드(113)와 기판(101) 간의 최소 거리(Dp)는 코어 영역(111) 내의 전도성 패드(114)의 최소 거리(Dc)보다 작다. 전도성 패드(113)의 면적 크기는 전도성 패드(114)의 면적 크기보다 작게 설계된다. 이에, 코어 영역(111) 내의 전도성 범프(103c)는 주변 영역(112) 내의 전도성 범프(103p)의 높이보다 작은 높이를 갖게 설계된다. 더욱이, 기판(101)이 굽히기 때문에, 코어 영역(111) 내의 각각의 전도성 패드(114)의 최소 거리는 다를 수 있다. 예를 들어, 코어 영역(111)의 가장자리에 더 가까운 전도성 패드는 코어 영역(111)의 중심에 더 가까운 전도성 패드와 비교해, 기판(101)에 대해 더 멀리 떨어져 있다. 전도성 범프는 상이한 높이를 갖게 설계되어 반도체 칩(102)의 전도성 범프가 전부 기판(101)에 전기적으로 접속된다.
일부 실시형태에 있어서, 도 6b에 도시하는 바와 같이 반도체 칩(102)은 굽히지만 기판(101)은 굽히지 않는다. 전술한 예에 적용된 설계 룰(H = α x D)이 이 경우에도 채택될 수 있다. 평평한 기판(101)이 오목한 상면을 가진 반도체 칩(102)에 접속된다. 이에, 반도체 칩(102)은 그 코어 영역이 기판(101)에 더 가깝다. 전도성 패드(113)와 기판(101) 간의 최소 거리(Dp)는 코어 영역(111) 내의 전도성 패드(114)의 최소 거리(Dc)보다 작다. 전도성 패드(113)의 면적 크기는 전도성 패드(114)의 면적 크기보다 작게 설계된다. 이에, 코어 영역(111) 내의 전도성 범프(103c)는 주변 영역(112) 내의 전도성 범프(103p)의 높이보다 작은 높이를 갖게 설계된다. 더욱이, 반도체 칩(102)이 굽히기 때문에, 코어 영역(111) 내의 각각의 전도성 패드(114)의 최소 거리는 다를 수 있다. 예를 들어, 코어 영역(111)의 가장자리에 더 가까운 전도성 패드는 코어 영역(111)의 중심에 더 가까운 전도성 패드와 비교해, 기판(101)에 대해 더 멀리 떨어져 있다. 최소 거리(D)에 기초해 높이가 조절되어, 반도체 칩(102)의 전도성 범프는 전부 기판(101)에 전기적으로 접속된다. 이에, 콜드 조인트를 피할 수 있다.
도 7은 도 1에 도시하는 바와 같이 반도체 구조를 제조하는 방법의 흐름도이다. 단계 701에서, 전도성 트레이스(104)를 포함하는 기판(101)이 제공된다. 단계 702에서, 반도체 칩(102)이 제공된다. 단계 703에서, 전도성 패드가 반도체 칩(102)의 표면 상에 형성된다. 단계 704에서, 전도성 패드가 전도성 범프(103)를 통해 전도성 트레이스(104)와 대응하여 전기적으로 연결된다. 단계 705에서, 전도성 범프(103)의 높이는 전도성 패드 및 대응하는 전도성 트레이스(104) 사이의 최소 거리로서 결정된다.
도 8a 내지 도 8f는 도 7의 방법의 단계들을 개략적으로 도시한다. 도 8a에서, 기판(101)이 제공된다. 도 8b에서, 전도성 트레이스(104)가 기판(101)의 표면(106) 상에 제공되며, 전도성 트레이스(104)는 기판(101) 위에 직접 놓인다. 도 8a와 도 8b는 단계 701을 개략적으로 도시한다. 도 8c에서, 반도체 칩(102)이 제공된다. 도 8c는 단계 702를 개략적으로 도시한다. 도 8d에서, 전도성 패드(1022)가 반도체 칩(102) 상에 형성된다. 도 8d는 단계 703을 개략적으로 도시한다. 도 8e에서, 전도성 범프(103)가 전도성 패드(1022) 상에 형성된다. 도 8f에서, 전도성 범프(103)는 BOT 구성으로 전도성 트레이스(104)에 (전도체(107)를 통해) 전기적으로 연결된다. 도 8e와 도 8f는 단계 704를 개략적으로 도시한다.
반도체 칩 상에 전도성 패드를 형성하기 위한 다수의 방법이 있다. 예를 들어, 도 9a 내지 도 9d는 반도체 칩 상에 전도성 패드를 형성하는 방법을 개략적으로 도시한다. 도 9a에서, 전도성 패드(901)가 반도체 칩(102)의 표면(106) 상에 형성된다. 도 9b에서, 전도성 재료(901)의 일부를 노출시키기 위해 마스크층(902)이 패터닝되어 전도성 재료(901) 상에 형성된다. 도 9c에서, 전도성 재료(901)의 노출부는 에칭되어 버리고 마스크층(901)은 제거된다. 전도성 재료(901)는 반도체 칩(102)의 주변 영역(112) 내에 전도성 패드(113)를, 그리고 코어 영역(111) 내에 전도성 패드(114)를 형성한다. 일부 실시형태에 있어서, 전도성 범프(103p, 103c)는 전도성 패드 상에 전도성 재료를 전기도금함으로써 형성된다. 도 9a 내지 도 9d에 도시하는 전도성 패드 및 전도성 범프를 형성하는 방법은 제한으로서 간주되지 않는다.
전도성 패드 상에 전도성 재료를 전기도금하는 소정의 시간 내에서, 그 전도성 패드 상에 전기도금된 전도성 재료(901)의 전체 양이 고정된다. 전도성 패드의 면적이 더 크다면, 대응하는 전도성 범프의 높이는 더 낮다. 도 9e에 도시하는 예를 들면, 주변 영역(112) 내의 전도성 패드(113)의 면적이 코어 영역(111) 내의 전도성 패드(114)의 면적보다 클 경우, 주변 영역(112) 내의 전도성 범프(103p)의 높이는 코어 영역(111) 내의 전도성 범프(103c)의 높이보다 작다. 도 9f에 도시하는 예를 들면, 주변 영역(112) 내의 전도성 패드(113)의 면적이 코어 영역(111) 내의 전도성 패드(114)의 면적보다 작을 경우, 주변 영역(112) 내의 전도성 범프(103p)의 높이는 코어 영역(111) 내의 전도성 범프(103c)의 높이보다 크다. 전도성 패드의 면적이 조정되어, 반도체 칩(102)의 전도성 범프의 높이는 전도성 범프가 기판(101)에 그 사이의 갭 없이 전기적으로 접속될 수 있게 설계될 수 있다.
도 9a 내지 도 9f에 도시하는 예와 비교해서, 일부 실시형태는 전도성 패드 상에 배치된 추가 UBM 구조를 더 구비한다. UBM을 형성하기 전에 전도성 패드 상에 마스크가 배치될 수 있다. 마스크의 패턴은, 다양한 면적 크기를 갖는 UBM를 형성하기 위해 상이한 크기를 갖는 오목부를 구비하도록 설계된다. UBM을 형성하기 위해 오목부 내에 전도성 재료를 충전하는 데에 전기도금이 채택될 수 있다. 전도성 패드와 마찬가지로, 후속 형성되는 전도성 범프의 높이도, 전도성 범프가 랜딩되는 UBM의 면적 크기에 종속된다. UBM 크기가 클수록 그 위에 형성되는 전도성 범프는 짧아진다.
일부 실시형태에 있어서, 전도성 범프는 전도성 패드 상에 전도성 재료를 전기도금함으로써 형성된다. 일부 실시형태에 있어서, 전도성 패드와 전도성 범프를 전기적으로 연결하는 단계는, 반도체 칩의 전도성 범프 상에 땜납 재료를 도포하는 단계와, 그 땝납 재료를 리플로우하는 단계를 포함한다. 일부 실시형태에 있어서, 반도체 칩 상에 전도성 범프를 형성하는 단계는, 반도체 칩의 코어 영역과 주변 영역 내의 전도성 패드 위에 대응하여 배치되게 전도성 패드를 형성하는 단계를 포함한다.
본 개시의 일부 실시형태는 복수의 전도성 트레이스를 포함하는 기판과, 반도체 칩을 포함하는 반도체 구조를 제공한다. 반도체 칩은, 복수의 전도성 트레이스를 향하는 표면과, 그 표면 상에 있고, 복수의 전도성 범프를 통해 복수의 전도성 트레이스와 대응하여 전기적으로 접속되는 복수의 전도성 패드를 포함한다. 복수의 전도성 범프의 각각의 높이는 복수의 전도성 패드 및 대응하는 전도성 트레이스 사이의 최소 거리에 의해 결정된다.
본 개시의 일부 실시형태는 기판의 표면 위에 놓이는 복수의 전도성 트레이스를 포함하는 기판과, 반도체 칩을 포함하는 반도체 구조를 제공한다. 반도체 칩은 복수의 전도성 범프를 통해 복수의 전도성 트레이스에 전기적으로 접속된다. 복수의 전도성 범프는 반도체 칩의 코어 영역 내에 일부 그리고 반도체 칩의 주변 영역 내에 일부 분포된다. 코어 영역 내의 복수의 전도성 범프는 주변 영역 내의 복수의 전도성 범프의 높이와는 상이한 높이를 갖는다.
본 개시의 일부 실시형태는 반도체 구조를 제조하기 위한 방법을 제공한다. 본 방법은, 복수의 전도성 트레이스를 포함하는 기판을 제공하는 단계와, 반도체 칩을 제공하는 단계와, 반도체 칩의 표면 상에 복수의 전도성 패드를 형성하는 단계와, 복수의 전도성 패드를, 복수의 전도성 범프를 통해 복수의 전도성 트레이스와 대응하여 전기적으로 연결시키는 단계와, 복수의 전도성 범프의 각각의 높이를, 복수의 전도성 패드 및 대응하는 전도성 트레이스 사이의 최소 거리로서 결정하는 단계를 포함한다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 구조물에 있어서,
    복수의 전도성 트레이스를 포함하는 기판과,
    반도체 칩
    을 포함하고,
    상기 반도체 칩은,
    상기 복수의 전도성 트레이스를 향하는 표면과,
    상기 표면 상에 있고, 복수의 전도성 범프를 통해 상기 복수의 전도성 트레이스와 대응하여 전기적으로 접속되는 복수의 전도성 패드
    를 포함하며,
    상기 복수의 전도성 범프의 각각의 높이는 상기 복수의 전도성 패드 및 대응하는 전도성 트레이스 사이의 최소 거리에 의해 결정되는 것인 반도체 구조물.
  2. 제1항에 있어서, 상기 복수의 전도성 트레이스는 상기 기판 위에 직접 놓이는 것인 반도체 구조물.
  3. 제1항에 있어서, 상기 복수의 전도성 트레이스는 전도성 재료를 포함하는 오목부와 접촉하는 것인 반도체 구조물.
  4. 제1항에 있어서, 상기 복수의 전도성 범프는 구리 또는 구리 합금을 포함하는 것인 반도체 구조물.
  5. 제1항에 있어서, 상기 복수의 전도성 트레이스는 구리 또는 알루미늄-구리 합금을 포함하는 것인 반도체 구조물.
  6. 제1항에 있어서, 상기 기판의 열팽창 계수와 상기 반도체 칩의 열팽창 계수는 상이한 것인 반도체 구조물.
  7. 제1항에 있어서, 상기 기판은 인쇄 회로 기판(printed circuit board, PCB)을 포함하는 것인 반도체 구조물.
  8. 반도체 구조물에 있어서,
    복수의 전도성 트레이스를 포함하는 기판으로서, 상기 복수의 전도성 트레이스는 상기 기판의 표면 위에 놓이는 것인 상기 기판과,
    복수의 전도성 범프를 통해 상기 복수의 전도성 트레이스에 전기적으로 접속되는 반도체 칩
    을 포함하고,
    상기 복수의 전도성 범프는 상기 반도체 칩의 코어 영역 내에 일부 그리고 상기 반도체 칩의 주변 영역 내에 일부 분포되고, 상기 코어 영역 내의 상기 복수의 전도성 범프는 상기 주변 영역 내의 상기 복수의 전도성 범프의 높이와는 상이한 높이를 갖는 것인 반도체 구조물.
  9. 반도체 구조를 형성하는 방법에 있어서,
    복수의 전도성 트레이스를 포함하는 기판을 제공하는 단계와,
    반도체 칩을 제공하는 단계와,
    상기 반도체 칩의 표면 상에 복수의 전도성 패드를 형성하는 단계와,
    상기 복수의 전도성 패드를, 복수의 전도성 범프를 통해 상기 복수의 전도성 트레이스와 대응하여 전기적으로 연결시키는 단계와,
    상기 복수의 전도성 범프의 각각의 높이를, 상기 복수의 전도성 패드 및 대응하는 전도성 트레이스 사이의 최소 거리로서 결정하는 단계
    를 포함하는 반도체 구조 형성 방법.
  10. 제9항에 있어서, 상기 기판 위에 직접 놓이는 상기 복수의 전도성 트레이스를 형성하여, 전도성 재료를 포함하는 오목부와 접촉시키는 단계를 더 포함하는 반도체 구조 형성 방법.
KR1020150147483A 2014-11-28 2015-10-22 반도체 디바이스 및 그 제조 방법 KR101772284B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/555,959 US9679862B2 (en) 2014-11-28 2014-11-28 Semiconductor device having conductive bumps of varying heights
US14/555,959 2014-11-28

Publications (2)

Publication Number Publication Date
KR20160064965A true KR20160064965A (ko) 2016-06-08
KR101772284B1 KR101772284B1 (ko) 2017-08-28

Family

ID=56079635

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150147483A KR101772284B1 (ko) 2014-11-28 2015-10-22 반도체 디바이스 및 그 제조 방법

Country Status (3)

Country Link
US (2) US9679862B2 (ko)
KR (1) KR101772284B1 (ko)
TW (1) TWI591785B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220134405A (ko) * 2021-03-26 2022-10-05 쥬니퍼 네트워크스, 인크. 전도성 패드들 및 전도성 층들을 갖는 기판

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104966708B (zh) * 2015-07-01 2018-06-12 英特尔公司 半导体封装结构
KR101672641B1 (ko) * 2015-07-01 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
CN109087589B (zh) * 2018-10-22 2021-06-18 惠科股份有限公司 阵列基板、显示面板及显示装置
US10720694B2 (en) 2018-10-30 2020-07-21 Kinsus Interconnect Technology Corp. Antenna carrier plate structure
KR102499476B1 (ko) 2019-08-19 2023-02-13 삼성전자주식회사 반도체 패키지
US11694984B2 (en) * 2019-08-30 2023-07-04 Advanced Semiconductor Engineering, Inc. Package structure including pillars and method for manufacturing the same
US11239167B2 (en) 2019-12-04 2022-02-01 International Business Machines Corporation Cu—Cu bonding for interconnects on bridge chip attached to chips and packaging substrate
US11171006B2 (en) 2019-12-04 2021-11-09 International Business Machines Corporation Simultaneous plating of varying size features on semiconductor substrate
US11581280B2 (en) 2019-12-27 2023-02-14 Stmicroelectronics Pte Ltd WLCSP package with different solder volumes
CN115312408A (zh) * 2021-05-04 2022-11-08 Iqm 芬兰有限公司 用于竖直互连的电镀

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4581680A (en) * 1984-12-31 1986-04-08 Gte Communication Systems Corporation Chip carrier mounting arrangement
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
WO1987000686A1 (en) * 1985-07-16 1987-01-29 Nippon Telegraph And Telephone Corporation Connection terminals between substrates and method of producing the same
JP2710544B2 (ja) * 1993-09-30 1998-02-10 インターナショナル・ビジネス・マシーンズ・コーポレイション プローブ構造、プローブ構造の形成方法
KR100192766B1 (ko) * 1995-07-05 1999-06-15 황인길 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이 반도체 패키지의 솔더볼 평탄화 방법 및 그 기판구조
JP3385872B2 (ja) * 1995-12-25 2003-03-10 三菱電機株式会社 はんだ供給法およびはんだ供給装置
US5914613A (en) * 1996-08-08 1999-06-22 Cascade Microtech, Inc. Membrane probing system with local contact scrub
JPH11150207A (ja) * 1997-11-17 1999-06-02 Toshiba Microelectronics Corp 半導体装置及び半導体装置の製造方法
US6214644B1 (en) * 2000-06-30 2001-04-10 Amkor Technology, Inc. Flip-chip micromachine package fabrication method
US6762487B2 (en) * 2001-04-19 2004-07-13 Simpletech, Inc. Stack arrangements of chips and interconnecting members
US6893901B2 (en) * 2001-05-14 2005-05-17 Fairchild Semiconductor Corporation Carrier with metal bumps for semiconductor die packages
US6573592B2 (en) * 2001-08-21 2003-06-03 Micron Technology, Inc. Semiconductor die packages with standard ball grid array footprint and method for assembling the same
US6750549B1 (en) * 2002-12-31 2004-06-15 Intel Corporation Variable pad diameter on the land side for improving the co-planarity of ball grid array packages
TWI251916B (en) * 2003-08-28 2006-03-21 Phoenix Prec Technology Corp Semiconductor assembled heat sink structure for embedding electronic components
US8853001B2 (en) * 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
WO2005065207A2 (en) * 2003-12-30 2005-07-21 Tessera, Inc. Microelectronic packages and methods therefor
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
TWI306673B (en) * 2005-08-31 2009-02-21 Chipmos Technologies Inc Method for bump manufacturing and chip package structure
KR100712534B1 (ko) * 2005-09-22 2007-04-27 삼성전자주식회사 콘택 저항을 최소화할 수 있는 볼을 갖는 패키지 및 테스트장치, 그리고 그 패키지의 제조 방법
US7804177B2 (en) * 2006-07-26 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based thin substrate and packaging schemes
US7378733B1 (en) * 2006-08-29 2008-05-27 Xilinx, Inc. Composite flip-chip package with encased components and method of fabricating same
JP4384195B2 (ja) * 2007-03-22 2009-12-16 株式会社東芝 半導体装置の製造方法
US7605374B2 (en) * 2007-03-27 2009-10-20 General Electric Company X-ray detector fabrication methods and apparatus therefrom
JP5029821B2 (ja) * 2007-06-19 2012-09-19 ブラザー工業株式会社 フレキシブル配線体及び液滴吐出ヘッド
JP2009049499A (ja) * 2007-08-14 2009-03-05 Fujifilm Corp 半導体チップの実装方法及び半導体装置
JP5115269B2 (ja) * 2008-03-26 2013-01-09 日本電気株式会社 半導体デバイスの実装構造体及び実装構造体を用いた電子機器
US20110100692A1 (en) * 2009-11-02 2011-05-05 Roden Topacio Circuit Board with Variable Topography Solder Interconnects
FR2954581B1 (fr) * 2009-12-22 2012-02-03 Commissariat Energie Atomique Procede de realisation d'un element non plan
US8264089B2 (en) * 2010-03-17 2012-09-11 Maxim Integrated Products, Inc. Enhanced WLP for superior temp cycling, drop test and high current applications
KR20110108222A (ko) 2010-03-26 2011-10-05 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP5481249B2 (ja) * 2010-03-26 2014-04-23 富士通株式会社 半導体装置及びその製造方法
US8604614B2 (en) * 2010-03-26 2013-12-10 Samsung Electronics Co., Ltd. Semiconductor packages having warpage compensation
US8183696B2 (en) * 2010-03-31 2012-05-22 Infineon Technologies Ag Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
US8546254B2 (en) * 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
US8884431B2 (en) * 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US8835217B2 (en) * 2010-12-22 2014-09-16 Intel Corporation Device packaging with substrates having embedded lines and metal defined pads
US8709933B2 (en) * 2011-04-21 2014-04-29 Tessera, Inc. Interposer having molded low CTE dielectric
US8841765B2 (en) * 2011-04-22 2014-09-23 Tessera, Inc. Multi-chip module with stacked face-down connected dies
TWI506738B (zh) * 2011-06-09 2015-11-01 Unimicron Technology Corp 封裝結構及其製法
US20130075894A1 (en) * 2011-09-23 2013-03-28 Texas Instruments Incorporated Integrated circuit and method of making
US8860218B2 (en) * 2011-10-10 2014-10-14 Texas Instruments Incorporated Semiconductor device having improved contact structure
CN103620771B (zh) * 2011-11-10 2016-11-16 松下电器产业株式会社 半导体装置
US9099444B2 (en) * 2011-12-22 2015-08-04 Intel Corporation 3D integrated circuit package with through-mold first level interconnects
US20130228916A1 (en) * 2012-03-02 2013-09-05 Texas Instruments Incorporated Two-solder method for self-aligning solder bumps in semiconductor assembly
US9082632B2 (en) * 2012-05-10 2015-07-14 Oracle International Corporation Ramp-stack chip package with variable chip spacing
JP5951414B2 (ja) * 2012-08-29 2016-07-13 新光電気工業株式会社 電子部品内蔵基板及び電子部品内蔵基板の製造方法
KR102050476B1 (ko) * 2012-09-28 2019-11-29 삼성전자주식회사 반도체 패키지 장치
US8859335B2 (en) * 2012-11-02 2014-10-14 Fujitsu Limited Method and system for controlling chip inclination during flip-chip mounting
JP6143104B2 (ja) * 2012-12-05 2017-06-07 株式会社村田製作所 バンプ付き電子部品及びバンプ付き電子部品の製造方法
TWI546911B (zh) * 2012-12-17 2016-08-21 巨擘科技股份有限公司 封裝結構及封裝方法
US8916422B2 (en) * 2013-03-15 2014-12-23 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US8952532B2 (en) * 2013-05-13 2015-02-10 Intel Corporation Integrated circuit package with spatially varied solder resist opening dimension
US9941240B2 (en) * 2013-07-03 2018-04-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor chip scale package and manufacturing method thereof
US9165877B2 (en) * 2013-10-04 2015-10-20 Mediatek Inc. Fan-out semiconductor package with copper pillar bumps
US9355982B2 (en) * 2013-10-25 2016-05-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
TWI493195B (zh) * 2013-11-04 2015-07-21 Via Tech Inc 探針卡
US9713255B2 (en) * 2014-02-19 2017-07-18 Intel Corporation Electro-magnetic interference (EMI) shielding techniques and configurations
US9425157B2 (en) * 2014-02-26 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Substrate and package structure
US20150255411A1 (en) * 2014-03-05 2015-09-10 Omkar G. Karhade Die-to-die bonding and associated package configurations
US9633965B2 (en) * 2014-08-08 2017-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US9542522B2 (en) * 2014-09-19 2017-01-10 Intel Corporation Interconnect routing configurations and associated techniques

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220134405A (ko) * 2021-03-26 2022-10-05 쥬니퍼 네트워크스, 인크. 전도성 패드들 및 전도성 층들을 갖는 기판

Also Published As

Publication number Publication date
TW201620101A (zh) 2016-06-01
US20160155715A1 (en) 2016-06-02
US10163844B2 (en) 2018-12-25
US20170263583A1 (en) 2017-09-14
US9679862B2 (en) 2017-06-13
KR101772284B1 (ko) 2017-08-28
TWI591785B (zh) 2017-07-11

Similar Documents

Publication Publication Date Title
KR101772284B1 (ko) 반도체 디바이스 및 그 제조 방법
US9953939B2 (en) Conductive contacts having varying widths and method of manufacturing same
US10600709B2 (en) Bump-on-trace packaging structure and method for forming the same
US9093333B1 (en) Integrated circuit device having extended under ball metallization
JP2017022408A (ja) ２重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法
US7935408B2 (en) Substrate anchor structure and method
JP4916241B2 (ja) 半導体装置及びその製造方法
US11894330B2 (en) Methods of manufacturing a semiconductor device including a joint adjacent to a post
CN109390306A (zh) 电子封装件
US9548283B2 (en) Package redistribution layer structure and method of forming same
US8723319B2 (en) BGA package structure and method for fabricating the same
JP2006041401A (ja) 半導体装置及びその製造方法
US9559076B2 (en) Package having substrate with embedded metal trace overlapped by landing pad
CN111199946A (zh) 铜柱凸点结构及其制造方法
JP5437553B2 (ja) 半導体素子及び半導体装置
JP6318084B2 (ja) 半導体装置及びその製造方法
KR100915761B1 (ko) 반도체 장치 및 그 제조 방법
US9735132B1 (en) Semiconductor package
US20190181067A1 (en) Semiconductor package and method of fabricating the same
JP2008091774A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant