CN104966708B - 半导体封装结构 - Google Patents

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Abstract

本发明公开一种半导体封装结构，包括一本体、多个第一层、第二层、第三层以及第四层电性接点，前述第一层、第二层、第三层以及第四层电性接点以矩阵方式由外而内依序排列在本体的底面上。相邻的第一层电性接点之间具有两种不同的间距，且相邻的第三层电性接点之间也具有前述两种不同的间距。

Description

半导体封装结构
技术领域
本发明涉及一种半导体封装结构，特别是涉及一种阵列式封装结构(grid arraypackage structure)。
背景技术
在半导体封装技术领域中，常见的半导体芯片封装类型包含有球栅阵列式(BallGrid Array,BGA)封装、芯片尺寸级封装(Chip Scale Package,CSP)以及倒装式(FlipChip,FC)封装等。举例而言，如图1、图2所示的球栅阵列式封装结构200，其主要包括一本体210以及在本体210底面211以阵列方式配置的锡球220，其中锡球200可取代传统金属导线架(Lead frame)来作为电性接点，从而可具有大面积且传输信号数量多的优点。需特别说明的是，前述本体210内部设有半导体芯片，其中半导体芯片可通过位于本体210底面211的锡球220来和下方的印刷电路板100电连接。
然而，随着半导体电路的复杂化以及信号接脚数量的日益增加，往往造成在封装基板进行电路布局(Layout)时的困难。
发明内容
为解决上述问题，本发明的一实施例提供一种半导体封装结构，包括一本体、多个第一层电性接点、多个第二层电性接点、多个第三层电性接点、以及多个第四层电性接点。前述本体包覆一半导体芯片并具有一底面，前述第一层、第二层、第三层以及第四层电性接点电连接前述半导体芯片，并以矩阵方式由外而内依序排列在前述底面上。其中，相邻的第一层电性接点之间具有两种不同的间距，且相邻的第三层电性接点之间也具有前述两种不同的间距，其中前述两种不同的间距包括一第一间距以及一第二间距，且第二间距大于第一间距。
在本发明一实施例中，前述第二间距为第一间距的两倍。
在本发明一实施例中，前述第一间距为相邻的第一层电性接点之间的最小间距。
在本发明一实施例中，前述第一间距为相邻的第三层电性接点之间的最小间距。
在本发明一实施例中，前述第一层电性接点包含具有前述第一间距的一第一对电性接点、具有前述第一间距的一第二对电性接点以及具有前述第一间距的一第三对电性接点，前述第一对、第二对电性接点之间具有前述第二间距，前述第二对、第三对电性接点之间具有前述第二间距，且前述第二对电性接点位于前述第一、第三对电性接点之间。
在本发明一实施例中，前述第三层电性接点包含具有前述第一间距的一第四对电性接点、具有前述第一间距的一第五对电性接点，以及具有前述第一间距的一第六对电性接点，前述第四对、第五对电性接点之间具有前述第二间距，前述第五对、第六对电性接点之间具有前述第二间距，且前述第五对电性接点位于前述第四、第六对电性接点之间。
在本发明一实施例中，前述本体还具有一封装基板，该封装基板具有一第一电路层以及一第二电路层。
在本发明一实施例中，前述第一电路层包括多个导线以及多个导电部，前述导电部分别连接前述导线以及至少部分的前述第一层、第二层电性接点。
在本发明一实施例中，前述第二电路层包括多个导线以及以及多个导电部，前述导电部分别连接前述导线以及至少部分的前述第三层、第四层电性接点。
在本发明半导体封装结构实施例中，前述半导体封装结构为一球栅阵列式封装结构。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举优选实施例并配合所附的附图做详细说明。
附图说明
图1为现有半导体封装结构与一电路板结合的示意图；
图2为图1中的现有半导体封装结构仰视图；
图3A为本发明一实施例的半导体封装结构示意图；
图3B为图3A中的半导体封装结构仰视图；
图3C为相邻的第一层电性接点C1以及相邻的第三层电性接点C3之间具有两种不同间距D、2D的示意图；
图4A为在本体的封装基板中的第一电路层示意图；
图4B为在本体的封装基板中的第二电路层示意图。
具体实施方式
现配合附图说明本发明的优选实施例。
有关本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的一优选实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：上、下、左、右、前或后等，仅是参考附加附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明。
首先请参阅图3A，本发明一实施例的半导体封装结构300为一球栅阵列式封装结构，其主要包括一本体310以及设置在本体310底面311的多个电性接点320。前述本体310包覆有一半导体芯片(未图示)，其中半导体芯片与前述电性接点320电连接，藉以通过该些电性接点320将电子信号传送至外部的电路板(未图示)。前述电性接点320例如为锡球，其中锡球可通过焊接的方式与一电路板上对应的金属接点相互电连接以传递电子信号。
如图3B所示，设置于前述本体310底面311上的电性接点320以矩阵方式配置，且依其所在位置的不同，可由外而内区分为第一层电性接点C1、第二层电性接点C2、第三层电性接点C3、以及第四层电性接点C4。也就是说，前述第一层、第二层、第三层以及第四层电性接点C1～C4以矩阵方式由外而内依序排列在底面311上。
接着请参阅图3C，在相邻的前述第一层电性接点C1之间可具有一第一间距D或一第二间距2D，其中第二间距2D大于第一间距D。同样地，在相邻的前述第三层电性接点C3之间也可具有前述第一间距D或第二间距2D。在本实施例中，第一间距D1为相邻的第一层电性接点C1之间或相邻的第三层电性接点C3之间的最小间距，且第二间距2D为第一间距D的两倍。
由图3C中可以看出，在最外侧的第一层电性接点C1中包含有第一对电性接点P1、第二对电性接点P2、以及第三对电性接点P3，且前述第一对、第二对、第三对电性接点P1、P2、P3中分别包含有两个电性接点，该两个电性接点之间形成有第一间距D1。特别的是，前述第一对、第二对电性接点P1、P2之间形成有第二间距2D，第二对、第三对电性接点P2、P3之间同样形成有第二间距2D，且第二对电性接点P2位于第一对、第三对电性接点P1、P3之间。也就是说，在最外侧的第一层电性接点C1中，第一间距D1与第二间距2D以间隔交错的方式排列。
请继续参阅图3C，在前述第三层电性接点C3中包含有第四对电性接点P4、第五对电性接点P5、以及第六对电性接点P6，且前述第四对、第五对、第六对电性接点P4、P5、P6中分别包含有两个电性接点，该两个电性接点之间形成有第一间距D1。特别的是，前述第四对、第五对电性接点P4、P5之间形成有第二间距2D，第五对、第六对电性接点P5、P6之间同样形成有第二间距2D，且第五对电性接点P5位于第四、第六对电性接点P4、P6之间。也就是说，在第三层电性接点C3中，第一间距D1与第二间距2D同样以间隔交错的方式排列。
本发明通过前述电性接点的特殊配置方式，可使得本体310中的封装基板在电路布线(Layout)时更加容易。举例而言，当本体310中的封装基板为多层电路板时，可将连接“外侧”电性接点的导线配置在多层电路基板中的第一电路层，同时可将连接“内侧”电性接点的导线配置在多层电路基板中的第二电路层，以避免导线太过拥挤而造成电路布线上的困难。
再请参阅图4A、图4B所示，本实施例的本体310中包含有一封装基板，其可为一多层电路板且至少包含有第一电路层L1及第二电路层L2；由图4A可以看出，在封装基板中的第一电路层L1内设有多个导线T1以及多个导电部V1，前述导电部V1可为一垂直底面311方向的连接孔(via)，其内部充填有导电材质，且其位置分别对应于前述电性接点320。前述导电部V1不仅分别连接到对应的导线T1，且每一导电部V1同时也连接到与其位置对应的部分第一层、第二层电性接点C1、C2。需特别说明的是，由于有些相邻的第一层电性接点C1之间形成有较大的第二间距2D，因此从较内侧的导电部V1所延伸出来的导线T1可容易地穿过较外侧的导电部V1之间的空隙(第二间距2D)而到达封装基板边缘(如图4A中的区域A1～A4所示可允许三条导线T1经过)，所以能大幅降低电路布线上的困难度。
同理，由图4B可以看出，在封装基板中的第二电路层L2内设有多个导线T2以及多个导电部V2，前述导电部V2可为一垂直底面311方向的连接孔(via)，其内部充填有导电材质以传递电子信号，前述导电部V2不仅分别连接到对应的导线T2，且每一导电部V2也同时连接到与其位置对应的部分第三层、第四层电性接点C3、C4。需特别说明的是，由于有些相邻的第三层电性接点C3之间形成有较大的第二间距2D，因此从较内侧的导电部V2所延伸出来的导线T2可容易地穿过较外侧的导电部V2之间的空隙(第二间距2D)而到达封装基板边缘(如图4B中的区域B1～B4所示可允许三条导线T2经过)，所以能大幅降低电路布线上的困难度，其中图4B以虚线表示的圆圈代表设置在第一电路层L1内而并未延伸到第二电路层L2的导电部V1。
综上所述，本发明提供一种半导体封装结构，其中在半导体封装结构的本体底面上由外而内依序设置有第一层、第二层、第三层以及第四层电性接点，本发明通过使相邻的第一层电性接点之间以及相邻的该些第三层电性接点之间具有两种不同的间距(较小的第一间距D以及较大的第二间距2D)，如此一来可使封装基板中的电路布线更加容易，从而可提升半导体封装结构的整体效能与产品良率。
虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明，任何熟悉此项技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (10)

1.一种半导体封装结构，包括：
本体，包覆一半导体芯片并具有一底面；
多个第一层电性接点，设置于该底面且电连接该半导体芯片；
多个第二层电性接点，设置于该底面且电连接该半导体芯片；
多个第三层电性接点，设置于该底面且电连接该半导体芯片；
多个第四层电性接点，设置于该底面且电连接该半导体芯片，该些第一层、第二层、第三层以及第四层电性接点以矩阵方式由外而内依序排列在该底面上；
其中，相邻的该些第一层电性接点之间具有两种不同的间距，且相邻的该些第三层电性接点之间也具有该两种不同的间距，其中该两种不同的间距包括一第一间距以及一第二间距，且该第二间距大于该第一间距，该第一间距与该第二间距以间隔交错方式排列。
2.如权利要求1所述的半导体封装结构，其中，该第二间距为该第一间距的两倍。
3.如权利要求1所述的半导体封装结构，其中，该第一间距为相邻的该些第一层电性接点之间的最小间距。
4.如权利要求1所述的半导体封装结构，其中，该第一间距为相邻的该些第三层电性接点之间的最小间距。
5.如权利要求1所述的半导体封装结构，其中，该些第一层电性接点包含具有该第一间距的一第一对电性接点、具有该第一间距的一第二对电性接点以及具有该第一间距的一第三对电性接点，该第一对、第二对电性接点之间具有该第二间距，该第二对、第三对电性接点之间具有该第二间距，且该第二对电性接点位于该第一、第三对电性接点之间。
6.如权利要求5所述的半导体封装结构，其中，该些第三层电性接点包含具有该第一间距的一第四对电性接点、具有该第一间距的一第五对电性接点，以及具有该第一间距的一第六对电性接点，该第四对、第五对电性接点之间具有该第二间距，该第五对、第六对电性接点之间具有该第二间距，且该第五对电性接点位于该第四、第六对电性接点之间。
7.如权利要求1所述的半导体封装结构，其中，该本体还具有一封装基板，该封装基板具有一第一电路层以及一第二电路层。
8.如权利要求7所述的半导体封装结构，其中，该第一电路层包括多个导线以及多个导电部，该些导电部分别连接该些导线以及至少部分的该些第一层、第二层电性接点。
9.如权利要求7所述的半导体封装结构，其中，该第二电路层包括多个导线以及多个导电部，该些导电部分别连接该些导线以及至少部分的该些第三层、第四层电性接点。
10.如权利要求1所述的半导体封装结构，其中，该半导体封装结构为一球栅阵列式封装结构。
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