JPH0438852A - 多層配線を有する半導体装置 - Google Patents
多層配線を有する半導体装置Info
- Publication number
- JPH0438852A JPH0438852A JP14431690A JP14431690A JPH0438852A JP H0438852 A JPH0438852 A JP H0438852A JP 14431690 A JP14431690 A JP 14431690A JP 14431690 A JP14431690 A JP 14431690A JP H0438852 A JPH0438852 A JP H0438852A
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- Japan
- Prior art keywords
- wiring
- hole
- layer
- holes
- semiconductor device
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 239000010410 layer Substances 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000007797 corrosion Effects 0.000 abstract description 8
- 238000005260 corrosion Methods 0.000 abstract description 8
- 238000009413 insulation Methods 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 3
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- 230000008646 thermal stress Effects 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 2
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- 229920003002 synthetic resin Polymers 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線構造の半導体集積回路装置に係り、特
にAl多層配線構造におけるスルーホール部(Alを埋
めた透孔)を通してのA7!断線を防止する構造に関す
る。
にAl多層配線構造におけるスルーホール部(Alを埋
めた透孔)を通してのA7!断線を防止する構造に関す
る。
■Cなどの半導体チップを樹脂等のパンケージに封止す
る際に、パッケージにががる熱応力によって、半導体装
ノブ上に形成された多層配線構造における上層と下層の
Al配線間の層間絶縁膜に歪みを生し、そこに設けた透
孔部がずれてAZ断線を起こすことが少なくない。この
ような熱応力による歪みはチップの中心部よりも周辺部
で特に著しく、したがってAi(fi線も周辺部でよく
起きる。また、A1線および透孔部の腐食についても周
辺部であることが多い。
る際に、パッケージにががる熱応力によって、半導体装
ノブ上に形成された多層配線構造における上層と下層の
Al配線間の層間絶縁膜に歪みを生し、そこに設けた透
孔部がずれてAZ断線を起こすことが少なくない。この
ような熱応力による歪みはチップの中心部よりも周辺部
で特に著しく、したがってAi(fi線も周辺部でよく
起きる。また、A1線および透孔部の腐食についても周
辺部であることが多い。
従来の半導体装置にあっては、上記のAZ断線対策とし
て特開昭62−195147号公報等に記載されている
ように、チップ周辺領域にはスルーホールを存在させな
いか、または存在させた場合にその部分のスルーホール
部径を中央部分のそれよりも大きい寸法に形成すること
が提案されている。
て特開昭62−195147号公報等に記載されている
ように、チップ周辺領域にはスルーホールを存在させな
いか、または存在させた場合にその部分のスルーホール
部径を中央部分のそれよりも大きい寸法に形成すること
が提案されている。
チップ周辺部で多層配線を接続するスルーホール部の口
径を大きくするという従来技術では、スルーホール部の
部分で上下の配線の幅を大きくする必要があり、このた
めに配線間隔を広げるなど設計上問題があった。また、
それによって同じ面で隣り合う配線間短絡も起りやすく
、−個所でも断線や腐蝕あるいは短絡があった場合はI
C回路全体が不良となってしまうことになった。
径を大きくするという従来技術では、スルーホール部の
部分で上下の配線の幅を大きくする必要があり、このた
めに配線間隔を広げるなど設計上問題があった。また、
それによって同じ面で隣り合う配線間短絡も起りやすく
、−個所でも断線や腐蝕あるいは短絡があった場合はI
C回路全体が不良となってしまうことになった。
本発明は上記した問題を解決するためになされたもので
あり、その目的は半導体装置におけるスルーホール断線
不良を防止できる、あるいはそれに対処した多層配線構
造を提供することにある。
あり、その目的は半導体装置におけるスルーホール断線
不良を防止できる、あるいはそれに対処した多層配線構
造を提供することにある。
本発明の他の目的は熱歪みの影響の少ない信頼性のある
多層配線を有する半導体装置を提供することにある。
多層配線を有する半導体装置を提供することにある。
〔課題を解決するための手段〕
上記目的を達成するために本発明は半導体チ、7プの一
主面上に、多層の配線が層間絶縁膜を介して形成された
半導体装置であって、上層の配線と下層の配線とは層間
絶縁膜に設けた第1の透孔部を通して接続されるととも
に、同じ上下の配線間が別に設けた1個ないし複数個の
第2の透孔部を通して接続されていることを特徴とする
ものである。
主面上に、多層の配線が層間絶縁膜を介して形成された
半導体装置であって、上層の配線と下層の配線とは層間
絶縁膜に設けた第1の透孔部を通して接続されるととも
に、同じ上下の配線間が別に設けた1個ないし複数個の
第2の透孔部を通して接続されていることを特徴とする
ものである。
本発明はまた、上記多層配線を有する半導体装置におい
て、第2の透孔部は半導体チップ周辺部で形成されるも
のである。
て、第2の透孔部は半導体チップ周辺部で形成されるも
のである。
本発明はまた、上記多層配線を有する半導体装置におい
て、第1の透孔部以外に上下の配線間の導通を目的とし
ない透孔部を有するものである。
て、第1の透孔部以外に上下の配線間の導通を目的とし
ない透孔部を有するものである。
上層のAZ配線と下層のAI!配線とを層間絶縁膜に設
けた複数のスルーホール(X3孔)を通して接続するこ
とにより、それら透孔を含む多層配線構造の機械的強度
が増加し、熱歪みによる影響を受けにくくなった。また
、複数の透孔を設けたことで、その一つの透孔部がずれ
やW6蝕により断線したとしても他の透孔部での導通が
あることで、上下の配線間の接続が確保される。この場
合、配線の幅をひろげる必要もなくレイアウトが容易で
ある。
けた複数のスルーホール(X3孔)を通して接続するこ
とにより、それら透孔を含む多層配線構造の機械的強度
が増加し、熱歪みによる影響を受けにくくなった。また
、複数の透孔を設けたことで、その一つの透孔部がずれ
やW6蝕により断線したとしても他の透孔部での導通が
あることで、上下の配線間の接続が確保される。この場
合、配線の幅をひろげる必要もなくレイアウトが容易で
ある。
、このような複数の透孔を含む多層配線構造を熱歪みや
WJf!!l!の影響の大きいチップ周辺部に形成する
ことで、ズレのための断線や腐蝕のための断線を防止な
いし対処できる。
WJf!!l!の影響の大きいチップ周辺部に形成する
ことで、ズレのための断線や腐蝕のための断線を防止な
いし対処できる。
複数の透孔を含む多層配線構造は、一部が配線間を接続
することを目的としない構造であってもそれ自体が上下
の配線層間に貫設した杭の役割をなし、多層構造の強度
を増し、層間のズレをなくして半導体装置の信頼性を向
上する。
することを目的としない構造であってもそれ自体が上下
の配線層間に貫設した杭の役割をなし、多層構造の強度
を増し、層間のズレをなくして半導体装置の信頼性を向
上する。
以下、本発明の一実施例を図面を参照しながら説明する
。
。
第1図は本発明の一実施例である半導体装置の一部配線
しイアウドを示す平面図である。第2図は第1図におけ
るA−A視断面図である。
しイアウドを示す平面図である。第2図は第1図におけ
るA−A視断面図である。
第3図は従来の配線レイアウトを本発明と対照して示す
平面図、第4図は同A−A視断面図である。
平面図、第4図は同A−A視断面図である。
lは半導体基板(チップ)であり、この上に多層(2層
)のAl配線が構成される。すなわち、第1層の、1M
配線4上に層間絶縁膜5を介して第2NAi配線3が設
けられる。層間絶縁膜には、たとえばポリイミド系の高
分子樹脂または、ソリコン酸化物系の無機樹脂等が使用
される。第1屓Al配線4と第2rrIAl配線3とは
透孔部(スルーホール)6を埋めた上層のAt’を通し
て接続される。!@2層Ai!配線3はチップ周辺部で
Af1%からなるパッド(ワイヤボンディング用バンド
)に連結している。これらの構成部分の指示番号は第1
図〜第4図を通して共通の番号が用いられている。
)のAl配線が構成される。すなわち、第1層の、1M
配線4上に層間絶縁膜5を介して第2NAi配線3が設
けられる。層間絶縁膜には、たとえばポリイミド系の高
分子樹脂または、ソリコン酸化物系の無機樹脂等が使用
される。第1屓Al配線4と第2rrIAl配線3とは
透孔部(スルーホール)6を埋めた上層のAt’を通し
て接続される。!@2層Ai!配線3はチップ周辺部で
Af1%からなるパッド(ワイヤボンディング用バンド
)に連結している。これらの構成部分の指示番号は第1
図〜第4図を通して共通の番号が用いられている。
従来技術のレイアウトでは第3図に示すように第1ii
Af配!!4と第2層A1配1M3とは単一の透孔部6
を通してのみ接続されている。このような配線構造で熱
歪みを受けると第4図に矢印Sl。
Af配!!4と第2層A1配1M3とは単一の透孔部6
を通してのみ接続されている。このような配線構造で熱
歪みを受けると第4図に矢印Sl。
S2に示すような層間のズレを生じ、透孔部6において
Al断線が起こり易いことは既に述べた通りである。こ
のような断線や腐蝕はチップ周辺部で特に著しい。
Al断線が起こり易いことは既に述べた通りである。こ
のような断線や腐蝕はチップ周辺部で特に著しい。
本発明の一実施例としては、第1図、第2図に示すよう
に、第1層、11配IJiI4と第2層Al配線3との
接続は第1の透孔部6以外に、これと並列に第2の透孔
部8を通してなされる。
に、第1層、11配IJiI4と第2層Al配線3との
接続は第1の透孔部6以外に、これと並列に第2の透孔
部8を通してなされる。
さらに同図に示すように、第2層A7!配線3の他の個
所では上下の配線間の導通を目的としない第3の透孔部
9が設けられる。
所では上下の配線間の導通を目的としない第3の透孔部
9が設けられる。
第5図、第6図は本発明を応用した他の一実施例を示す
ものである。この例ではチップのコーナ一部にトランジ
スタを有する場合の例で、ベース(12) 、エミッタ
(11)等の電極のコンタクトを複数個設け、それぞれ
に透孔部(10a、10b)を通じて複数のA7!配線
3a、3bに接続する。このAI配線3a、3bは共通
のバッド2に連結されている。
ものである。この例ではチップのコーナ一部にトランジ
スタを有する場合の例で、ベース(12) 、エミッタ
(11)等の電極のコンタクトを複数個設け、それぞれ
に透孔部(10a、10b)を通じて複数のA7!配線
3a、3bに接続する。このAI配線3a、3bは共通
のバッド2に連結されている。
この場合、2つのAl配線を一つの配線とみなしてよく
、Alずれにより一方の透孔部で断線があった場合にも
、他方の透孔部及び配線で断線を防止することができる
。
、Alずれにより一方の透孔部で断線があった場合にも
、他方の透孔部及び配線で断線を防止することができる
。
上述した実施例では2層のAI配線構造の例を掲げたが
、本発明は3層ないしそれ以上の多層配線、Al配線の
一部を他の導体、たとえば多結晶Si 、St入りAl
の配線に置き代えた場合にも同様に有効である。
、本発明は3層ないしそれ以上の多層配線、Al配線の
一部を他の導体、たとえば多結晶Si 、St入りAl
の配線に置き代えた場合にも同様に有効である。
本発明は以上説明したように構成されているので以下に
記載のような効果を奏する。
記載のような効果を奏する。
(1)一つの接点に対して複数の透孔部のAlの存在に
よって機械的強度が増し、パッケージ熱応力による絶縁
膜とAl膜とのズレにより起る断線不良の発生を低減で
きる。
よって機械的強度が増し、パッケージ熱応力による絶縁
膜とAl膜とのズレにより起る断線不良の発生を低減で
きる。
(2)また、複数の透孔部があることにより、方の透孔
部での断線があっても他方の透孔部で導通をカバーする
ことができる。
部での断線があっても他方の透孔部で導通をカバーする
ことができる。
(3)上記(1)、(2)により、透孔部での不良発生
が少なくなり、半導体製品の信頼性を向上することがで
きる。
が少なくなり、半導体製品の信頼性を向上することがで
きる。
第1図は本発明の一実施例である半導体装置の一部平面
図である。 第2図は第1図におけるA−A視断面図である。 第3図は従来の半導体装置の例を示す一部平面図である
。 第4図は第3図におけるA−A視断面図である。 第5図は本発明の他の一実施例である半導体装置の一部
平面図である。 第6図は第5図におけるA−A視断面図である。 2・・・ポンディングパッド、 3・・・′$2層A/配線、 4・・・第1層AN配線
、5・・・層間絶縁膜(ポリイミド系高分子樹脂)、6
・・・第1の透孔部(Al) 、7・・・Al配線屈曲
部8・・・第2の透孔部(Al>、 9・・・第3の透孔部(Al)、 10a、10b・・・電極にコンタクトする透孔部、1
1・・・エミッタ、 12・・・ベース。 1・・・半導体チップ(Si基板)、 第 図 ソー昼80X批でL 第 図 (洸1棧揉0 第 図 7−!!1ffl棉のを仲お
図である。 第2図は第1図におけるA−A視断面図である。 第3図は従来の半導体装置の例を示す一部平面図である
。 第4図は第3図におけるA−A視断面図である。 第5図は本発明の他の一実施例である半導体装置の一部
平面図である。 第6図は第5図におけるA−A視断面図である。 2・・・ポンディングパッド、 3・・・′$2層A/配線、 4・・・第1層AN配線
、5・・・層間絶縁膜(ポリイミド系高分子樹脂)、6
・・・第1の透孔部(Al) 、7・・・Al配線屈曲
部8・・・第2の透孔部(Al>、 9・・・第3の透孔部(Al)、 10a、10b・・・電極にコンタクトする透孔部、1
1・・・エミッタ、 12・・・ベース。 1・・・半導体チップ(Si基板)、 第 図 ソー昼80X批でL 第 図 (洸1棧揉0 第 図 7−!!1ffl棉のを仲お
Claims (1)
- 【特許請求の範囲】 1、半導体チップの一主面上に、多層の配線が層間絶縁
膜を介して形成された半導体装置であって、上層の配線
と下層の配線とは層間絶縁膜に設けた第1の透孔部を通
して接続されるとともに、同じ上下の配線間が別に設け
た1個ないし複数個の第2の透孔部を通して接続されて
いることを特徴とする多層配線を有する半導体装置。 2、請求項1に記載の多層配線を有する半導体装置にお
いて、第2の透孔部は半導体チップ周辺部で形成される
。 3、請求項1に記載の多層配線を有する半導体装置にお
いて、第1の透孔部以外に上下の配線間の導通を目的と
しない透孔部を有する。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14431690A JPH0438852A (ja) | 1990-06-04 | 1990-06-04 | 多層配線を有する半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14431690A JPH0438852A (ja) | 1990-06-04 | 1990-06-04 | 多層配線を有する半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0438852A true JPH0438852A (ja) | 1992-02-10 |
Family
ID=15359256
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14431690A Pending JPH0438852A (ja) | 1990-06-04 | 1990-06-04 | 多層配線を有する半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0438852A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003282574A (ja) * | 2003-02-26 | 2003-10-03 | Mitsubishi Electric Corp | 半導体装置 |
EP1382065A1 (en) * | 2001-04-24 | 2004-01-21 | ACM Research, Inc. | Electropolishing metal layers on wafers having trenches or vias with dummy structures |
US7518243B2 (en) | 2004-03-04 | 2009-04-14 | Nec Electronics Corporation | Semiconductor device with multilayer interconnection structure |
WO2014174825A1 (ja) * | 2013-04-24 | 2014-10-30 | パナソニックIpマネジメント株式会社 | 半導体装置 |
-
1990
- 1990-06-04 JP JP14431690A patent/JPH0438852A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1382065A1 (en) * | 2001-04-24 | 2004-01-21 | ACM Research, Inc. | Electropolishing metal layers on wafers having trenches or vias with dummy structures |
EP1382065A4 (en) * | 2001-04-24 | 2009-04-15 | Acm Res Inc | ELECTROLYTIC POLISHING OF METALLIC LAYERS ON PLATELETS PROVIDED WITH TRENCHES OR INTERCONNECTION HOLES WITH FALSE STRUCTURES |
JP2003282574A (ja) * | 2003-02-26 | 2003-10-03 | Mitsubishi Electric Corp | 半導体装置 |
US7518243B2 (en) | 2004-03-04 | 2009-04-14 | Nec Electronics Corporation | Semiconductor device with multilayer interconnection structure |
WO2014174825A1 (ja) * | 2013-04-24 | 2014-10-30 | パナソニックIpマネジメント株式会社 | 半導体装置 |
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