CN105702667B - 中介层及其制造方法、电子装置和保护装置 - Google Patents

中介层及其制造方法、电子装置和保护装置 Download PDF

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Abstract

本公开提供一种中介层及其制造方法、电子装置和保护装置，中阶层包括具有一半导体基底以及电性连接基底通孔电极的一接面金属。该半导体基地包括一主表面及至少局部穿过该半导体基底的一基底通孔电极。接面金属与位于半导体基底的一主表面的一掺杂区接触而构成一肖特基二极管。本公开又提供一种电子装置，其包括上述中介层，也提供使用中介层的一种保护装置，其提供一放电路径通过肖特基二极管至半导体基底，以及提供一种包括半导体基底及肖特基二极管的中介层的制造方法。本公开在所需的工艺步骤最少化下提供额外的功能。

Description

中介层及其制造方法、电子装置和保护装置
技术领域
本公开关于一种半导体中介层，其适用于半导体封装体内集成电路的组件或其他半导体组件。其中，半导体中介层包括一肖特基二极管，以于中介层制造期间或半导体封装体或半导体组件制造期间及使用时提供一放电路径。
背景技术
美国专利号US6617861B1公开一种中介层结构，适用于连接一集成电路至一支撑基底，其中该结构的热膨胀特性相配于集成电路。构成集成电路及中介层的本体具有实质上相似的热膨胀系数。中介层具有一第一表面电性及物理性耦接至集成电路。中介层具有一第二表面电性及物理性耦接至支撑基底。中介层内的电性导电通孔提供中介层的一第一表面与第二表面之间的信号路径。该专利公开可并入中介层的各种电路元件。这些电路元件可为主动元件、无源元件或其组合。该专利也公开将各种主动及被动电路元件整合于中介层内，而中介层内可包括电路功能。
美国专利号US6617681B1也公开一种主动装置包括整合至中介层内的晶体管晶体管。晶体管为绝缘栅极(insulated gate)场效晶体管(field effect transistors，FETs)，其包括源极/漏极端子、栅极电极及栅极介电质。晶体管可为n型通道场效晶体管或p型通道场效晶体管。
本领域技术人员可了解到整合额外的电路功能于中介层内对于场效晶体管是需要成本的。得到额外的电路功能所需的额外工艺步骤包括但不限于：图案化、掺杂及退火工艺步骤。所需的这些多样的工艺步骤增加上述装置的制造方法的成本及复杂性。
发明内容
本公开的一目的在于提供中介层一额外部件，以降低制造复杂性及成本。此部件在中介层制造期间与使用时，提供额外的功能。
本公开的实施例的一优点在于额外部件作为保护装置，且能够在中介层制造期间与使用时，提供一放电路径来保护位于中介层内的其他部件或结构。
本公开的实施例的一优点在于额外部件作为保护装置，其在组件制造期间与使用含中介层的组件时，提供一放电路径来保护组装于或电性连接至中介层的额外部件的部件。
本公开的实施例的一优点在于限制额外的复杂性或定义额外部件所需加入的工艺步骤。
在本公开的一第一实施例关于一种中介层，包括：一半导体基底，具有位于一主表面的一基底通孔电极，其至少局部延伸通过半导体基底；以及一接面金属，电性连接至基底通孔电极；接面金属与位于半导体基底的主表面的一掺杂区接触而构成一肖特基二极管。
本公开的实施例的一优点在于萧特基二极体整合于中介层内，其中萧特基二极体连接至基底通孔电极。
根据一实施例，掺杂区延伸于半导体基底的整个主表面上方。
本公开的一些实施例的一优点在于多个肖特基二极管可连接至一共同节点，例如一单一阳极。
本公开的一些实施例的一优点在于无须额外的掺杂步骤来形成肖特基二极管。
本公开的一些实施例的一优点在于无须额外的栅极氧化物来形成肖特基二极管。
根据一实施例，基底通孔电极与掺杂区彼此相邻，且经由接面金属层而彼此连接，接面金属层形成于主表面上。
本公开的一些实施例的一优点在于可制作小占用面积(footprint)的结构，其具有肖特基二极管邻近于基底通孔电极(TSV)而实现高密度且窄间距的基底通孔电极。
根据一实施例，中介层具有一镶嵌金属化层(damascene metallization level)位于半导体基底上，镶嵌金属化层连接至基底通孔电极及接面金属。
本公开的一些实施例的一优点在于镶嵌金属化层可直接形成于肖特基二极管的接面金属上而构成肖特基二极管的一电性接点。
根据一实施例，接面金属为镶嵌金属化层的阻障层的一部分。
本公开的一些实施例的一优点在于镶嵌金属化层的阻障层作为接面金属以定义肖特基二极管。接面金属在制作镶嵌金属化层期间形成。
本公开的第二实施例关于一种电子装置，其包括根据本公开第一实施例的中介层。
本公开的第三实施例关于一种保护装置，其包括根据本公开第一实施例的中介层，以提供一放电路径通过肖特基二极管至半导体基底。
根据本公开一实施例，在使用保护装置时，中介层的半导体基底连接至一接地电位。
本公开的第四实施例关于一种包括半导体基底及肖特基二极管的中介层的制造方法，上述方法包括：提供一半导体基底，其包括一掺杂区位于该半导体基底的一主表面处；于主表面提供一基底通孔电极，其至少延伸穿过半导体基底，形成一接面金属与掺杂区接接触而构成一肖特基二极管；以及形成一电性接线于基底通孔电极与肖特基二极管之间。
本公开的一些实施例的一优点在于上述方法在所需的工艺步骤最少化下提供额外的功能。
附图说明
图1绘示出根据本公开实施例的中介层剖面示意图。
图2绘示出根据本公开实施例的中介层剖面示意图。
图3绘示出根据本公开实施例的中介层剖面示意图。
图4绘示出根据本公开实施例的中介层剖面示意图
附图标记说明：
1 中介层
2 半导体基底
3 基底通孔电极
4 接面金属
5 掺杂区
6 主表面
7 肖特基二极管
8 电性接线
9 镶嵌金属化层
10 阻障层
11 金属层
12 衬层
13 介电层
具体实施方式
本公开将配合特定实施例及参照附图进行说明，但本公开并未局限于此。所述附图仅供示意而非限定。在附图中，一些元件的尺寸为了说明目的而放大且未依比例绘示。尺寸大小及相对尺寸大小并未对应于实际缩减量以实行本公开。
再者，本文中第一及第二等等用语用于相似的元件之间的区分而不必然解释成顺序、或是解释成时间、空间的次序或任何其他方式。可以理解的是上述所使用的用语在适当的情形下是可交换的，且此处所述的实施例可操作于此处所述以外的其他顺序。
再者，本文中上、下等等用语用于描述目的而不必然解释成相对位置。可以理解的是上述所使用的用语在适当的情形下是可交换的，且此处所述的实施例可操作于此处所述以外的其他方位。
需注意的是用于权利要求中的用语“包括”不应解释成限制列示于其后的部件/步骤，其并未排除其他元件或步骤。因此其应解释成具体指出所提及的指定特征部件、事物、步骤或部件的存在，但未排除存在或附加一或多个其他指定特征部件、事物、步骤、部件或其组合。因此，“一装置包括部件A及部件B”所表示的范围不应局限于装置仅由部件A及部件B所组成。在本发明中，其所指的是A及B仅为装置的相关部件。
参照说明书全文中的“一个实施例”或“一实施例”所指的是与其实施例相关的一特定的特征部件、结构或特征包括于本发明的至少一实施例中。因此，本说明书全文中不同地方所出现的用词“在一个实施例中”或“在一实施例中”不必然全指相同的实施例，但也有此可能性。再者，在一或多个实施例中，如本领域技术人员明显所知，特定的特征部件、结构或特征可以任何适当方式结合。
相似地，应可理解的是在本发明的例示性实施例的说明中，有时为了简化目的及帮助了解一或多个不同发明实施例而将本发明的各个不同特征部件集结成单一实施例、附图或其说明。然而，本公开的上述方式并非解释成用以表现要求保护的发明所需的特征部件多于明确列举于每一权利要求中的特征部件。确切来说，后续权利要求所表现的是发明实施例少于前述单一实施例的所有特征部件。因此，紧接于详细说明的权利要求确切地并入于此详细说明中，且每一权利要求本身就视为本发明的一单独的实施例。
再者，尽管此处一些实施例包括一些不是其他实施例所包括的其他特征部件，但是不同实施例的特征部件的结合还是涵盖于本发明的范围内，且构成不同的实施例，如本领域技术人员所理解。举例来说，权利要求中，任何要求保护的实施例可用于任何组合中。
此处提出的说明中，指出了许多特定细节。然而，可理解的是也可在不具有这些特定细节下实施本发明的实施例。在其他范例中，熟习的方法、结构及技术并不加以详述，避免混淆本说明的理解事物。
本公开关于一种中介层，其适用于半导体封装体或其他半导体组件，例如2.5D及3D集成电路、系统封装(system in package，SIP)或多晶片模块(multi-chip module,MCM)但不局限于此。在最少成本及加入最少工艺步骤下，中介层具有额外功能。
在第一实施例中，本公开关于一中介层1，其包括一半导体基底2，具有一主表面6，一基底通孔电极3至少局部延伸通过半导体基底2，且一接面金属4电性连接至基底通孔电极3。接面金属4与位于半导体基底2的主表面6的一掺杂区5接触而构成一肖特基二极管(Schottky diode)7。
举例来说，半导体基底2为硅基底，且适用于平面式半导体集成电路技术。也可使用其他半导体材料或化合物半导体材料做为基底材料。半导体基底2具有一掺杂区5位于主表面6。半导体基底2可还包括含掺杂区5的一井区(未绘示)。
较佳地，掺杂区5、半导体基底2及井区(若存在时)具有相同掺杂类型，藉以建立由掺杂区5往半导体基底2的一放电路径。
掺杂区5可为p型掺杂区。p型掺杂区可位于p型掺杂的半导体基底2内。p型掺杂区可埋入于p型或n型掺杂的井区，其位于p型掺杂的半导体基底内。p型掺杂区可为该半导体基底。p型掺杂区可为位于p型半导体基底内的井区。
掺杂区5的掺杂浓度可高于井区的掺杂浓度，而井区高于半导体基底2的掺杂浓度。
掺杂区5可延伸于整个半导体基底2上方，藉以形成一基底，其具有一相似的掺杂位于主表面6处。
如图1所示，一基底通孔电极(through-substrate-via,TSV)3提供于半导体基底2的一主表面6处，其中基底通孔电极(TSV)延伸穿过整个半导体基底2。在一些实施例中，基底通孔电极局部延伸于半导体基底2内，而半导体基底2中未延伸的部分(即，位于局部延伸的基底通孔电极下方的半导体基底2的部分)作为额外的物理性支撑。举例来说，若中介层1用以作为居中产品，则基底通孔电极仅延伸于一部分的半导体基底2内，而其所有表面与半导体基底2接触。在一些实施例中，基底通孔电极从一主表面完全穿过半导体基底2而至另一主表面，其中基底通孔电极具有一侧壁且在半导体基底2的相对的主表面处具有开口。
位于半导体基底2的主表面6处，一电性接线8形成于基底通孔电极3与接面金属4之间。
接面金属4与掺杂区5实体接触。掺杂区5与接面金属4接触处的界面为半导体/金属界面，且用以形成一肖特基二极管7。肖特基二极管7由与接面金属4接触的掺杂区5所组成。肖特基二极管为本领域技术人员所现有。为了得到具良好品质的肖特基二极管，可对金属及掺杂区5的相关掺杂量进行选择，且将不再详加解释。接面金属4相容于现行的半导体制造流程及设备，例如择自于由TaN、TiN、Al、Al(Cu)、Mn、Ni及Ti所组成的群组，但不局限于此。
根据一实施例，掺杂区5实质上延伸于半导体基底2的整个主表面6上方。主表面6区域中具有基底通孔电极处维持未掺杂。基底通孔电极延伸穿过半导体基底2的掺杂区5。此实施例能够让多个肖特基二极管共用一共同节点，而共同节点连接掺杂区5。举例来说，当掺杂区5为p型掺杂时，共同节点为一共同阳极。除了半导体基底2内的掺杂区5之外，不须额外的掺杂来形成共用一共同节点的多个二极管。其使得中介层1具有成本效益，因为其无需使用前段工艺(front end of line,FEOL)设备来对中介层进行加工而形成放电路径。
图2绘示出基底通孔电极3邻近于掺杂区5的一实施例。掺杂区5形成于半导体基底2的主表面6处。一层接面金属4与主表面6接触且与掺杂区5及基底通孔电极3重叠。接面金属4连接基底通孔电极3与肖特基二极管。
如图3所示，中介层1可包括一衬层12位于基底通孔电极3的表面上，即基底通孔电极的侧壁及底部(若存在时)，其中衬层12的上表面对准基底通孔电极3的上表面。衬层12电性隔离基底通孔电极3与半导体基底2。衬层12设置于基底通孔电极3的所有内表面。当衬层12形成于基底通孔电极的孔洞内，衬层12不存在于基底通孔电极3的上表面。衬层12可存在于主表面6上且与掺杂区5接触，在去除(例如，通过化学机械研磨(chemical mechanicalpolishing,CMP))过量的基底通孔电极的导电材料之后，衬层12对准基底通孔电极3的上表面。
根据本公开的一实施例，中介层1可还包括一镶嵌金属化层9，其存在于半导体基底2上。镶嵌金属化层9连接至基底通孔电极(TSV)3与接面金属4，藉以电性连接接面金属4及基底通孔电极的导电材料，如图3所示。镶嵌金属化层9可为单镶嵌或双镶嵌。上述两者为本领域技术人员所现有的技术，以在后段工艺(back end of line,BEOL)提供一内连线。镶嵌结构提供一金属层间介电(inter metal dielectric,IMD)层，其具有一第一介层连接窗(via)及一第一金属内连线。可以理解的是多层金属化层可使用于中介层1内。然而，为了简化附图，仅绘示出单一金属化层。镶嵌金属化层9由BEOL设备所制造，这些设备会被用以在镶嵌金属化层9内形成电性连接的金属所污染，例如铜或铜合金。若进行了FEOL工艺，这些BEOL设备无法使用，因为含铜的设备会将铜扩散于FEOL装置内而降低其效能。本公开的一优点在于不需要FEOL设备来形成肖特基二极管，因而能够只在BEOL使用设备来制造中介层所提供的额外功能。当半导体基底2已具有掺杂区5，完成肖特基二极管7后的所有后续步骤都可能使用到BEOL设备，亦即提供基底通孔电极、形成接面金属4及形成电性接线8。
根据本公开的一实施例，镶嵌金属化层的阻障层10用作接面金属。此进一步简化制造流程而无须沉积独立的接面金属4。镶嵌技术中照惯例会形成阻障层10，以防止金属(用以形成位于镶嵌金属化层9内的接线，例如铜)扩散进入基底、金属层间介电层或会使金属扩散进入的任何其他周围材料。使用阻障层10作为接面金属，可减少工艺步骤而进一步降低成本及复杂性。为了适应现行阻障层材料(如TaN或TiN)，所需的掺杂区5的掺杂量要能够形成肖特基能障(Schottky barrier)于半导体/接面金属界面而构成肖特基二极管7。金属层11包括镶嵌金属化层9内作为接线的金属。阻障层10为导电体且为金属层11的一部分。
中介层1可还包括一介电层13夹设于半导体基底2与镶嵌金属化层9之间。金属层11延伸穿过介电层13至掺杂区5。在此情形中，衬层12存在于掺杂区5上方，如先前段落所述。金属层11也延伸穿过衬层12至掺杂区5。衬层12可形成于介电层13上。另外，衬层12可位于介电层13与掺杂区5之间且位于掺杂区5上方。举例来说，介电层13为氧化硅。
金属层11可延伸穿过介电层13而接触基底通孔电极。另外，如图4所示，基底通孔电极可延伸穿过介电层13而接触金属层11。若存在衬层12，其位于介电层13顶部且与介电层13接触。基底通孔电极或金属层11延伸穿过介电层13，以在基底通孔电极与金属层11之间建立电性接触。
介电层13可作为一抗应力(anti-stress)层，以避免中介层1发生翘曲。
在镶嵌金属化层9未完全覆盖基底通孔电极导电材料的实施例中，于基底通孔电极的上表面处，下方膜层会被镶嵌金属化层9内的金属所污染。为了防止半导体基底2、衬层12或介电层13的金属污染，一额外的阻障层可形成于基底通孔电极的上表面与镶嵌金属化层9之间。
本公开的第二实施例关于一电子装置，其包括根据本公开第一实施例的中介层1。包括中介层1的电子装置可为一半导体封装体或其他半导体组件，例如2.5D及3D集成电路、系统封装(SIP)或多晶片模块(MCM)但不局限于此。
本公开的第三实施例关于使用根据本公开第一实施例的中介层作为一保护装置，其提供一放电路径通过肖特基二极管7至半导体基底2。肖特基二极管7可用于释放位于接面金属4与基底通孔电极3之间的接线8上的电荷。位于基底通孔电极与反向偏压肖特基二极管7之间的接线8上的电荷将会被肖特基二极管7的反向偏压漏电流所排出。通过移除接线8上的电荷，连接至接线8的装置可在超载时受到保护。肖特基二极管7的反向崩溃电压在正常操作供电电压之上，使肖特基二极管7不妨碍中介层1在使用时以及有部件连接至接线8时的正常操作。接线8上的电荷产自于镶嵌金属化层9的等离子体蚀刻期间的充电。漏电流路径或放电路径经由金属接线通过接面金属4至掺杂区5，并由此处去到半导体基底2。掺杂区5对于半导体基底2而言具有低电阻。可通过掺杂区5具有与半导体基底2相同的掺杂类型，也可选择性对井区进行相同掺杂，且通过定义对应的掺杂量来得到低电阻。
根据本公开的一实施例，使用中的中介层具有一半导体基底2连接至一低阻抗电位点，例如一接地电位。正常使用时，p型掺杂的基底将连接至一接地电位。肖特基二极管7连接致电性接线8并通过肖特基二极管7的反向偏压漏电流提供放电至接地的半导体基底2。肖特基二极管7提供一放电路径至一接地电位，且在部件与其连接而充电时可提供上述保护。
本公开的第四实施例关于制造根据本公开第一实施例的中介层的方法。中介层1包括具有肖特基二极管7的一半导体基底2。上述方法包括：提供一半导体基底2，其包括一掺杂区5位于一主表面6；提供一基底通孔电极3于主表面6处，其至少局部延伸穿过半导体基底2；形成一接面金属4，其与掺杂区5接触而构成一肖特基二极管7；以及形成一电性接线于基底通孔电极3与肖特基二极管7之间。基底通孔电极3电性连接肖特基二极管7的接面金属4。
上述方法可包括提供一半导体基底2，具有一掺杂区5实质上延伸于半导体基底2的整个主表面6。
提供基底通孔电极3于主表面6处的步骤可包括：形成基底通孔电极孔洞，其局部延伸穿过半导体基底2；以及提供一顺应性衬层12以覆盖半导体基底2的主表面6以及基底通孔电极孔洞的内侧壁(包括基底通孔电极的侧壁及基底通孔电极的底部)。可选择性沉积一阻障层及一晶种层于顺应性衬层12上。之后于基底通孔电极孔洞内完全填入一导电材料。去除任何多余的导电材料，以露出位于主表面6的衬层12。基底通孔电极3的导电材料可为铜或铜合金。
通过去除过量的导电材料，衬层12的上表面切齐于基底通孔电极3的上表面，同时衬层12余留于基底通孔电极3的侧壁或余留于基底通孔电极3的侧壁及底部(若存在时)。
当去除过量的导电材料时，也可选择性去除主表面上的衬层12而露出半导体基底2的主表面6。半导体基底2的主表面6因而切齐于基底通孔电极3的上表面，使衬层12余留于基底通孔电极3的侧壁或余留于基底通孔电极3的侧壁及底部(若存在时)。
形成电性接线8可包括形成一镶嵌金属化层9于半导体基底2上，藉以电性连接基底通孔电极3至肖特基二极管7的接面金属4。
接面金属4可于形成镶嵌金属化层9时形成。特别是通过在镶嵌金属化层9内沉积阻障层10的情形，以阻障层10作为接面金属4。当沉积完镶嵌金属化层9内沉积阻障层10时，便同时形成肖特基二极管7。
上述方法可还包括形成一介电层13，夹设于半导体基底2与镶嵌金属化层9之间。当形成镶嵌金属化层9时，金属层11延伸穿过介电层13及穿过衬层12(若存在时)至掺杂区5。金属层11视为用以形成于镶嵌金属化层9内电性接线的实际金属接线，且可包括用于镶嵌金属化层9的一第一金属层(METAL 1)及一第一层位介层连接窗(VIA 1)。
当形成镶嵌金属化层9时，金属层11可延伸穿过介电层以与基底通孔电极3接触。
取代以金属层11延伸穿过介电层13的方式。形成基底通孔电极可包括提供一基底通孔电极，其延伸穿过介电层13而朝向金属层11。若存在衬层12，其将会夹设于镶嵌金属化层9与介电层13之间，使衬层12的上表面与基底通孔电极的上表面切齐于一单一平面，亦即衬层12及基底通孔电极延伸至主平面6。若不存在衬层12的情形下，基底通孔电极的上表面切齐于介电层的上表面。
形成接面金属4包括在衬层12及介电层13(若存在)内提供一开口，以于将形成肖特基二极管7处与掺杂区5接触。可在一额外的步骤中或是在形成镶嵌金属化层的多个开口(例如，介层洞或沟槽)时形成此开口。上述开口于半导体基底2的主表面6处露出掺杂区5。
形成接面金属4可包括沉积一材料，其不作为镶嵌金属化层9内的阻障层。此沉积也许需要一额外步骤在露出掺杂区5的开口内及待形成肖特基二极管7处形成此接面金属4。
可通过在存在肖特基二极管7的半导体基底2的主表面的相对侧去除本身材料，以减少半导体基底2的厚度或对其进行薄化。通过薄化基底，可露出基底通孔电极的导电材料，使基底通孔电极延伸穿过薄化的半导体基底。此薄化步骤可为磨削或化学机械研磨(CMP)。
以下根据本公开一实施例提供一范例，经由范例所提供的特定的数值并非用以限定本公开。半导体基底2为p型硅晶圆，其具有一背景掺杂浓度且为4×1015cm-3，而井区为p型且杂浓度且为1×1017cm-3，上述井区作为掺杂区5且接面金属4为钛。一肖特基二极管形成于接面金属4与p型掺杂区之间。
以上概略说明了本发明数个实施例的特征，使本领域技术人员对于本公开的实施例可更为容易理解。任何本领域技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何本领域技术人员也可理解与上述等同的结构并未脱离本公开的精神和保护范围内，且可在不脱离本公开的精神和范围内，当可作变动、替代与润饰。

Claims (8)

1.一种中介层，包括：
一半导体基底，包括一主表面及至少局部穿过该半导体基底的一基底通孔电极；以及
一接面金属，电性连接该基底通孔电极；
其特征在于，一镶嵌金属化层位于该半导体基底上，该镶嵌金属化层连接至该基底通孔电极及该接面金属，该接面金属与位于该半导体基底的该主表面处的一掺杂区接触而构成一肖特基二极管。
2.如权利要求1所述的中介层，其特征在于，该掺杂区延伸于该半导体基底的整个该主表面上方。
3.如权利要求1或2所述的中介层，其特征在于，该基底通孔电极与该掺杂区彼此相邻，且经由该接面金属而彼此连接，该接面金属形成于该主表面上。
4.如权利要求1所述的中介层，其特征在于，该接面金属为该镶嵌金属化层的一阻障层的一部分。
5.一种电子装置，其特征在于，包括如权利要求1至4的任一项所述的中介层。
6.一种保护装置，其特征在于，包括如权利要求1至4的任一项所述的中介层，其中该保护装置提供一放电路径通过该肖特基二极管至该半导体基底。
7.如权利要求6所述的保护装置，其特征在于，在使用该保护装置时，该半导体基底连接至一接地电位。
8.一种中介层的制造方法，该中介层包括具有一肖特基二极管的一半导体基底，其特征在于，该制造方法包括︰
提供一半导体基底，其包括一掺杂区位于该半导体基底的一主表面处；
于该主表面提供一基底通孔电极，该基底通孔电极至少延伸穿过该半导体基底；
形成一接面金属，其与该掺杂区接触的而构成一肖特基二极管；以及
形成一镶嵌金属化层位于该半导体基底上，该镶嵌金属化层连接至该基底通孔电极及该接面金属。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108321145A (zh) * 2017-12-15 2018-07-24 西安科技大学 集成电路转接板及其制备方法
CN108109989A (zh) * 2017-12-15 2018-06-01 西安科锐盛创新科技有限公司 集成电路转接板
CN108321146A (zh) * 2017-12-15 2018-07-24 西安科技大学 基于bjt的集成电路抗静电转接板及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009013085A1 (de) * 2009-03-13 2010-09-16 Siemens Aktiengesellschaft Metallisierte Durchführungen eines Wafers mit integrierten Dioden
CN105190888A (zh) * 2013-05-06 2015-12-23 高通股份有限公司 静电放电二极管
CN105264660A (zh) * 2013-05-21 2016-01-20 吉林克斯公司 用于经堆栈晶粒组件的中介物上的电荷损害保护

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617681B1 (en) 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
JP5343245B2 (ja) * 2008-05-15 2013-11-13 新光電気工業株式会社 シリコンインターポーザの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009013085A1 (de) * 2009-03-13 2010-09-16 Siemens Aktiengesellschaft Metallisierte Durchführungen eines Wafers mit integrierten Dioden
CN105190888A (zh) * 2013-05-06 2015-12-23 高通股份有限公司 静电放电二极管
CN105264660A (zh) * 2013-05-21 2016-01-20 吉林克斯公司 用于经堆栈晶粒组件的中介物上的电荷损害保护

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