CN110648932B - 一种半导体芯片及其制造方法 - Google Patents

Abstract

本申请实施例公开一种半导体芯片及其制造方法，所述方法包括：在第一晶圆上形成第一半导体元器件的前端制程层；在第二晶圆上依次形成第二半导体元器件以及所述第一半导体元器件的后端制程层；将所述第一晶圆和所述第二晶圆键合在一起，以使所述第一晶圆上的所述第一半导体元器件的前端制程层和所述第二晶圆上的所述第一半导体元器件的后端制程层电连接。

Description

一种半导体芯片及其制造方法

技术领域

本申请涉及半导体器件技术领域，特别涉及一种半导体芯片及其制造方法。

背景技术

现有的存储芯片的制造方法主要包括：在第一个晶圆上形成存储阵列和存储阵列的后端制程；在第二个晶圆上形成CMOS外围电路和外围电路的后端制程；将上述两片晶圆键合在一起。为了提高存储芯片的集成度和存储功能，通常通过垂直堆叠多层存储单元的方式来实现在更小的空间内容纳更高的存储容量。然而由于存储阵列的层数越来越多，工艺越来越复杂，从而导致存储阵列的制造周期越来越长，且存储阵列的制造周期远比外围电路的制造周期长得多。则在进行存储阵列和外围电路的键合工艺时，在外围电路制造完成后，还需要等待第一个晶圆上的存储阵列及其后端制程完成，才能进行键合，如此，造成了工艺时间浪费，导致制造存储芯片的总周期时间过长。

发明内容

有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种半导体芯片及其制造方法。

为达到上述目的，本申请实施例的技术方案是这样实现的：

第一方面，本申请实施例提供一种半导体芯片的制造方法，所述方法包括：

在第一晶圆上形成第一半导体元器件的前端制程层；

在第二晶圆上依次形成第二半导体元器件以及所述第一半导体元器件的后端制程层；

将所述第一晶圆和所述第二晶圆键合在一起，以使所述第一晶圆上的所述第一半导体元器件的前端制程层和所述第二晶圆上的所述第一半导体元器件的后端制程层电连接。

在一种可选的实施方式中，所述在第二晶圆上依次形成第二半导体元器件以及所述第一半导体元器件的后端制程层，包括：

在第二晶圆上依次形成第二半导体元器件的前端制程层、第二半导体元器件的后端制程层以及所述第一半导体元器件的后端制程层。

在一种可选的实施方式中，所述将所述第一晶圆和所述第二晶圆键合在一起，包括：将所述第一半导体元器件的前端制程层的暴露面上的导电触点和所述第一半导体元器件的后端制程层的暴露面上的导电触点电性连接。

在一种可选的实施方式中，所述将所述第一晶圆和所述第二晶圆键合在一起，包括：

将所述第一晶圆和所述第二晶圆的非金属区相接触，通过使得第一晶圆和第二晶圆上的氢原子和氧原子相结合使其键合在一起。

在一种可选的实施方式中，所述半导体芯片为三维存储器芯片，所述第一半导体元器件为三维存储器芯片的存储阵列，所述第二半导体元器件为三维存储器芯片的外围电路。

第二方面，本申请实施例提供一种半导体芯片，包括：堆叠设置的第一半导体元器件和第二半导体元器件；其中，

所述第一半导体元器件包括前端制程层和后端制程层；

所述第二半导体元器件设置在所述第一半导体元器件的后端制程层上；

所述第一半导体元器件的前端制程层和所述第一半导体元器件的后端制程层之间通过键合连接在一起；所述第一半导体元器件的后端制程层通过沉积工艺形成在所述第二半导体元器件上。

在一种可选的实施方式中，所述第二半导体元器件包括前端制程层和后端制程层；

所述第一半导体元器件的后端制程层设置在所述第二半导体元器件的后端制程层上。

在一种可选的实施方式中，所述第一半导体元器件的前端制程层和所述第一半导体元器件的后端制程层之间通过键合连接在一起，包括：

所述第一半导体元器件的前端制程层的导电触点和所述第一半导体元器件的后端制程层的导电触点电性连接，所述第一半导体元器件的前端制程层的非金属区和所述第一半导体元器件的后端制程层的非金属区通过键合连接在一起。

在一种可选的实施方式中，所述半导体芯片为三维存储器芯片，所述第一半导体元器件为三维存储器芯片的存储阵列，所述第二半导体元器件为三维存储器芯片的外围电路。

本申请实施例提供了一种半导体芯片及其制造方法，所述方法包括：在第一晶圆上形成第一半导体元器件的前端制程层；在第二晶圆上依次形成第二半导体元器件以及所述第一半导体元器件的后端制程层；将所述第一晶圆和所述第二晶圆键合在一起，以使所述第一晶圆上的所述第一半导体元器件的前端制程层和所述第二晶圆上的所述第一半导体元器件的后端制程层电连接。本申请实施例中将第一半导体元器件的前端制程层和后端制程层设置在不同的晶圆上，将第一半导体元器件的后端制程工艺分配在第二半导体元器件上进行，能够有效地缩短形成第一半导体元器件的处理时间，从而缩短整个存储芯片的制造时间。

附图说明

图1为本申请实施例提供的一种半导体芯片的制造方法的实现流程示意图；

图2为本申请实施例提供的一种半导体芯片；

图3为本申请实施例提供的三维存储器芯片的具体制备流程示意图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。

本申请实施例提供一种半导体芯片的制造方法，图1为本申请实施例提供的一种半导体芯片的制造方法的实现流程示意图，该方法主要包括以下步骤：

步骤101、在第一晶圆上形成第一半导体元器件的前端制程层。

步骤102、在第二晶圆上依次形成第二半导体元器件以及所述第一半导体元器件的后端制程层。

在本申请实施例中，所述半导体芯片为三维存储器芯片，所述第一半导体元器件为三维存储器芯片的存储阵列，所述第二半导体元器件为三维存储器芯片的外围电路。所述存储阵列可以包括多个存储单元，每个存储单元可以包括晶体管和存储电容，所述存储阵列主要用于上述三维存储器芯片的存储功能。所述外围电路可以包括多个晶体管及其构成的逻辑控制电路，上述晶体管可以为CMOS晶体管，所述CMOS晶体管用于控制所述第二半导体元器件的导通与关断。

在本申请实施例中，所述第一半导体元器件和所述第二半导体元器件分别设置在不同的晶圆上，所述第一半导体元器件的前端制程层和后端制程层也分别设置在不同的晶圆上。第一半导体元器件的前端制程层设置在所述第一晶圆上，第二半导体元器件以及所述第一半导体元器件的后端制程层依次设置在所述第二晶圆上。在实际应用时，所述存储阵列和所述外围电路分别设置在不同的晶圆上，所述存储阵列的前端制程层和所述存储阵列的后端制程层也分别设置在不同的晶圆上。存储阵列的前端制程层设置在所述第一晶圆上，外围电路以及所述存储阵列的后端制程层依次设置在所述第二晶圆上。由于外围电路的工艺相对于存储阵列的工艺更简单，外围电路的制造周期也比存储阵列的制造周期更短，本申请实施例中在外围电路的工艺完成之后，直接在外围电路上形成存储阵列的后端制程层，从而有效缩短了整个存储芯片的制造时间。

需要说明的是，所述第一晶圆上形成有第一半导体元器件的前端制程层，所述第一晶圆为存储阵列晶圆，所述第二晶圆上依次形成有第二半导体元器件以及所述第一半导体元器件的后端制程层，所述第二晶圆为外围电路晶圆。本申请实施例中，将存储阵列的后端制程层设置在外围电路晶圆上，能够有效地缩短形成存储阵列晶圆（只需要在存储阵列晶圆上形成存储阵列的前端制程层）的处理时间，从而缩短整个存储芯片的制造时间。

步骤103、将所述第一晶圆和所述第二晶圆键合在一起，以使所述第一晶圆上的所述第一半导体元器件的前端制程层和所述第二晶圆上的所述第一半导体元器件的后端制程层电连接。

在本申请实施例中，所述第一半导体元器件的前端制程层的制造周期例如大于所述第二半导体元器件的制造周期。

在本申请实施例中，所述第二半导体元器件包括第二半导体元器件的前端制程层和后端制程层，在第二晶圆上依次形成第二半导体元器件的前端制程层、第二半导体元器件的后端制程层以及所述第一半导体元器件的后端制程层。也就是说，本申请实施例中在第二半导体元器件的工艺完成之后，直接在第二半导体元器件上形成第一半导体元器件的后端制程层。在实际应用时，所述外围电路包括外围电路的前端制程层和后端制程层，在第二晶圆上依次形成外围电路的前端制程层、外围电路的后端制程层以及所述存储阵列的后端制程层。也就是说，本申请实施例中在外围电路的工艺完成之后，直接在外围电路上形成存储阵列的后端制程层。

在本申请实施例中，将所述第一晶圆上的所述第一半导体元器件的前端制程层和所述第二晶圆上的所述第一半导体元器件的后端制程层键合在一起，从而实现第一晶圆与第二晶圆的电连接。在实际应用时，将所述第一晶圆上的所述存储阵列的前端制程层和所述第二晶圆上的所述存储阵列的后端制程层键合在一起，从而实现第一晶圆与第二晶圆的电连接。

在本申请实施例中，所述第一半导体元器件的前端制程层的暴露面上和所述第一半导体元器件的后端制程层的暴露面上分别形成有导电触点；所述第一晶圆和所述第二晶圆相接触，此时，所述第一半导体元器件的前端制程层的导电触点和所述第一半导体元器件的后端制程层的导电触点电性连接；所述第一晶圆的非金属区和所述第二晶圆的非金属区相接触，通过使得第一晶圆和第二晶圆上的氢原子和氧原子相结合使所述第一晶圆和所述第二晶圆键合在一起。需要说明的是，所述第一半导体元器件的前端制程层的暴露面为第一半导体元器件的前端制程层的正面（上表面）；所述第一半导体元器件的后端制程层的暴露面为第一半导体元器件的后端制程层的正面（上表面）。

本申请实施例提供了一种半导体芯片的制造方法，所述方法包括：在第一晶圆上形成第一半导体元器件的前端制程层；在第二晶圆上依次形成第二半导体元器件以及所述第一半导体元器件的后端制程层；将所述第一晶圆和所述第二晶圆键合在一起，以使所述第一晶圆上的所述第一半导体元器件的前端制程层和所述第二晶圆上的所述第一半导体元器件的后端制程层电连接。本申请实施例中将存储阵列的前端制程工艺和后端制程的工艺分别在不同的晶圆上进行，能够有效地缩短形成存储阵列晶圆的处理时间，从而缩短整个存储芯片的制造时间。

图2为本申请实施例提供的一种半导体芯片，如图2所示，本申请实施例提供一种半导体芯片，包括：堆叠设置的第一半导体元器件210和第二半导体元器件220；其中，

所述第一半导体元器件210包括前端制程层211和后端制程层212；

所述第二半导体元器件220设置在所述第一半导体元器件210的后端制程层212上；

所述第一半导体元器件210的前端制程层211和所述第一半导体元器件210的后端制程层212之间通过键合连接在一起；所述第一半导体元器件210的后端制程层212通过沉积工艺形成在所述第二半导体元器件220上。

在本申请实施例中，所述第一半导体元器件210的前端制程层211的制造周期例如大于所述第二半导体元器件220的制造周期。

在本申请实施例中，所述半导体芯片可以为三维存储器芯片，所述第一半导体元器件210为三维存储器芯片的存储阵列，所述第二半导体元器件220为三维存储器芯片的外围电路。所述存储阵列可以包括多个存储单元，每个存储单元可以包括晶体管和存储电容，所述存储阵列主要用于上述三维存储器芯片的存储功能。所述外围电路可以包括多个晶体管及其构成的逻辑控制电路，上述晶体管可以为CMOS晶体管，所述CMOS晶体管用于控制所述第二半导体元器件的导通与关断，如图2所示，所述第二半导体元器件220以第二晶圆为衬底形成CMOS晶体管，具体过程为：先在硅衬底上形成PWell（P型阱区）和NWell（N型阱区），分别在PWell进行n掺杂，在NWell进行p掺杂，形成所需半导体掺杂区；然后，在硅衬底表面以上形成金属栅极，得到包含CMOS晶体管的外围电路。

所述第二半导体元器件220包括前端制程层221和后端制程层222；

所述第一半导体元器件210的后端制程层221设置在所述第二半导体元器件220的后端制程层222上。

需要说明的是，所述第一半导体元器件210的前端制程层211可以设置在第一晶圆上，则所述第一晶圆为存储阵列晶圆，所述第二半导体元器件220以及所述第一半导体元器件210的后端制程层212可以设置在第二晶圆上，则所述第二晶圆为外围电路晶圆，将存储阵列晶圆和外围电路晶圆键合在一起，则形成了三维存储器芯片。本申请实施例中，将存储阵列的后端制程层设置在外围电路晶圆上，能够有效地缩短形成存储阵列晶圆（只需要在存储阵列晶圆上形成存储阵列的前端制程层）的处理时间，从而缩短整个存储芯片的制造时间。

在本申请实施例中，所述第一半导体元器件210和所述第二半导体元器件220可以分别设置在不同的晶圆上，所述第一半导体元器件210的前端制程层211和后端制程层212也可以分别设置在不同的晶圆上。第一半导体元器件210的前端制程层211设置在所述第一晶圆上，第二半导体元器件220以及所述第一半导体元器件210的后端制程层212依次设置在所述第二晶圆上，通过将第一半导体元器件210的前端制程层211和第一半导体元器件210的后端制程层212键合得到半导体芯片。

在实际应用时，所述存储阵列和所述外围电路分别设置在不同的晶圆上，所述存储阵列的前端制程层和所述存储阵列的后端制程层也分别设置在不同的晶圆上。存储阵列的前端制程层设置在所述第一晶圆上，外围电路以及所述存储阵列的后端制程层依次设置在所述第二晶圆上，通过将存储阵列的前端制程层和存储阵列的后端制程层键合得到三维存储器芯片。由于外围电路的工艺相对于存储阵列的工艺更简单，外围电路的制造周期也比存储阵列的制造周期更短，本申请实施例中在外围电路的工艺完成之后，直接在外围电路上形成存储阵列的后端制程层，从而有效缩短了整个存储芯片的制造时间。

需要说明的是，图2中粗虚线所示的键合面为所述第一半导体元器件210的前端制程层211与所述第一半导体元器件210的后端制程层212之间的键合面，也是第一晶圆与第二晶圆的键合面。

在本申请实施例中，所述第二半导体元器件220包括第二半导体元器件220的前端制程层221和后端制程层222，在第二晶圆上依次形成第二半导体元器件220的前端制程层221、第二半导体元器件220的后端制程层222以及所述第一半导体元器件210的后端制程层212。也就是说，本申请实施例中在第二半导体元器件220的工艺完成之后，直接在第二半导体元器件220上形成第一半导体元器件210的后端制程层212。在实际应用时，所述外围电路包括外围电路的前端制程层和后端制程层，在第二晶圆上依次形成外围电路的前端制程层、外围电路的后端制程层以及所述存储阵列的后端制程层。也就是说，本申请实施例中在外围电路的工艺完成之后，直接在外围电路上形成存储阵列的后端制程层。

在本申请实施例中，在第一半导体元器件210的前端制程工艺和后端制程工艺完成后，将所述第一晶圆上的所述第一半导体元器件210的前端制程层211和所述第二晶圆上的所述第一半导体元器件210的后端制程层212键合在一起，从而实现第一晶圆与第二晶圆的电连接。在实际应用时，将所述第一晶圆上的所述存储阵列的前端制程层和所述第二晶圆上的所述存储阵列的后端制程层键合在一起，从而实现第一晶圆与第二晶圆的电连接。需要说明的是，所述键合过程为：将第一晶圆和第二晶圆相接触，使得第一晶圆表面的导电触点与第二晶圆表面的导电触点相接触。随后，通过加热，使得两个晶圆的导电触点电性连接在一起，而两个晶圆的非金属区的氢离子和氧离子互相结合，使得第一晶圆和第二晶圆的非金属区键合在一起。

在本申请实施例中，在所述第一半导体元器件210的前端制程层211的暴露面上形成有导电触点，在所述第一半导体元器件210的后端制程层212的暴露面上形成有导电触点，，将所述第一半导体元器件210的前端制程层211的导电触点和所述第一半导体元器件210的后端制程层212的导电触点电性连接，所述第一半导体元器件210的前端制程层211的非金属区和所述第一半导体元器件210的后端制程层212的非金属区通过键合连接在一起。

需要说明的是，图2中所示出的金属层（M1-M5、Array M1）、介质层（V0-V4）、金属触点（CT、C1CH）和通孔（VIA）均为一种示例性的结构，并非用于限定本申请中半导体芯片的结构。在其他实施例中，金属层、金属触点和通孔的个数和位置均不受限制。

本申请实施例提供了一种半导体芯片，包括：堆叠设置的第一半导体元器件和第二半导体元器件；其中，所述第一半导体元器件包括前端制程层和后端制程层；所述第二半导体元器件设置在所述第一半导体元器件的后端制程层上；所述第一半导体元器件的前端制程层和所述第一半导体元器件的后端制程层之间通过键合连接在一起；所述第一半导体元器件的后端制程层通过沉积工艺形成在所述第二半导体元器件上。本申请实施例中在外围电路的工艺完成之后，直接在外围电路上形成存储阵列的后端制程层，从而有效缩短了整个存储芯片的制造时间。

以下结合图3对本申请实施例提供一种半导体芯片的制造方法进行详细阐述。下面以半导体芯片为三维存储器芯片为例进行说明，图3为本申请实施例提供的三维存储器芯片的具体制备流程示意图，如图3所示，在第一晶圆形成存储阵列的前端制程层，与此同时，在第二晶圆形成外围电路，在外围电路的工艺完成之后，直接在外围电路上形成存储阵列的后端制程层。在存储阵列的前端制程的工艺完成之后，将存储阵列的前端制程层和存储阵列的后端制程层键合在一起，以使第一晶圆和第二晶圆电连接，键合后的第一晶圆和第二晶圆即为三维存储器芯片。

所述键合过程为：将第一晶圆和第二晶圆相接触，使得第一晶圆表面的导电触点与第二晶圆表面的导电触点相接触。随后，通过加热，使得两个晶圆的导电触点电性连接在一起，而两个晶圆的非金属区的氢离子和氧离子互相结合，使得第一晶圆和第二晶圆的非金属区键合在一起。

在第一晶圆和第二晶圆相接触之前，还包括：对第一晶圆和第二晶圆表面进行清洗和离子轰击，使得晶圆表面游离的氢离子和氧离子增多，便于后续的键合。

使得两个晶圆的导电触点电性连接在一起，包括：通过加热使得第一晶圆和第二晶圆导电触点的金属部分融化，在降温后重新凝固为一个整体。

由于外围电路的工艺相对于存储阵列的工艺更简单，外围电路的制造周期也比存储阵列的制造周期更短，本申请实施例中在外围电路的工艺完成之后，直接在外围电路上形成存储阵列的后端制程层，能够有效地缩短形成存储阵列晶圆（只需要在存储阵列晶圆上形成存储阵列的前端制程层）的处理时间，从而缩短整个存储芯片的制造时间。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

在本申请所提供的几个实施例中，应该理解到，所揭露的方法和装置，可以通过其它的方式实现。以上所描述的终端实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种半导体芯片的制造方法，其特征在于，所述方法包括：

在第一晶圆上形成第一半导体元器件的前端制程层；

在第二晶圆上依次形成第二半导体元器件以及所述第一半导体元器件的后端制程层；

将所述第一晶圆和所述第二晶圆键合在一起，以使所述第一晶圆上的所述第一半导体元器件的前端制程层和所述第二晶圆上的所述第一半导体元器件的后端制程层电连接。

2.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述在第二晶圆上依次形成第二半导体元器件以及所述第一半导体元器件的后端制程层，包括：

在第二晶圆上依次形成第二半导体元器件的前端制程层、第二半导体元器件的后端制程层以及所述第一半导体元器件的后端制程层。

3.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述将所述第一晶圆和所述第二晶圆键合在一起，包括：

将所述第一半导体元器件的前端制程层的暴露面上的导电触点和所述第一半导体元器件的后端制程层的暴露面上的导电触点电性连接。

4.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述将所述第一晶圆和所述第二晶圆键合在一起，包括：

将所述第一晶圆和所述第二晶圆的非金属区相接触，通过使得第一晶圆和第二晶圆上的氢原子和氧原子相结合使其键合在一起。

5.根据权利要求1至4任一项所述的半导体芯片的制造方法，其特征在于，

所述半导体芯片为三维存储器芯片，所述第一半导体元器件为三维存储器芯片的存储阵列，所述第二半导体元器件为三维存储器芯片的外围电路。

6.一种半导体芯片，其特征在于，包括：堆叠设置的第一半导体元器件和第二半导体元器件；其中，

所述第一半导体元器件包括前端制程层和后端制程层；

所述第二半导体元器件设置在所述第一半导体元器件的后端制程层上；

所述第一半导体元器件的前端制程层和所述第一半导体元器件的后端制程层之间通过键合连接在一起；

所述第一半导体元器件的后端制程层通过沉积工艺形成在所述第二半导体元器件上。

7.根据权利要求6所述的半导体芯片，其特征在于，

所述第二半导体元器件包括前端制程层和后端制程层；

所述第一半导体元器件的后端制程层设置在所述第二半导体元器件的后端制程层上。

8.根据权利要求6所述的半导体芯片，其特征在于，所述第一半导体元器件的前端制程层和所述第一半导体元器件的后端制程层之间通过键合连接在一起，包括：

所述第一半导体元器件的前端制程层的导电触点和所述第一半导体元器件的后端制程层的导电触点电性连接，所述第一半导体元器件的前端制程层的非金属区和所述第一半导体元器件的后端制程层的非金属区通过键合连接在一起。

9.根据权利要求6至8任一项所述的半导体芯片，其特征在于，

所述半导体芯片为三维存储器芯片，所述第一半导体元器件为三维存储器芯片的存储阵列，所述第二半导体元器件为三维存储器芯片的外围电路。

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