KR101290666B1 - 반도체 패키지 제조방법 및 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지 제조방법 및 그에 의해 제조되는 반도체 패키지를 개시한다. 본 발명에 따른 반도체 패키지 제조방법은: 반도체 다이의 양측 표면 중 단자를 이루는 제1패드와 회로를 갖는 일측면과 안테나 도전체의 일측면이 테이프의 양측 표면 중 일측면에 부착되도록, 상기 테이프의 일측면에 상기 반도체 다이(Die)와 안테나 도전체를 고정하는 (a)단계; 상기 반도체 다이의 타측면에 상기 제1패드와 통전하는 제2패드를 형성하기 위하여, 상기 반도체 다이에 관통전극을 형성하는 (b)단계; 그리고 상기 반도체 다이의 타측면과 상기 안테나 도전체의 타측면에 보호막(Passivation)을 형성하는 (c)단계를 포함하여 이루어진다. 본 발명에 따르면, 반도체 패키지의 제조공정이 단순화되어 반도체 패키지의 제조가 용이하며, 두께가 감소되어 전자기기의 슬림화를 구현할 수 있다.

Description

반도체 패키지 제조방법 및 반도체 패키지{Manufacturing Method of Semiconductor Package and Semiconductor Package Using the Same}
본 발명은 반도체 패키지 제조방법 및 그에 의해 제조되는 반도체 패키지에 관한 것으로서, 특히 반도체 패키지의 제조가 용이하고 두께가 감소될 수 있는 반도체 패키지 제조방법 및 그에 의해 제조되는 반도체 패키지에 관한 것이다.
반도체 웨이퍼에서 제작되는 반도체 소자(칩), 즉 반도체 다이는 집적회로가 형성된 전기소자로서, 상기 반도체 다이(Die)는 반도체 패키징 공정을 거쳐서 인쇄회로기판(PCB)에 장착된다.
상기 반도체 다이는 일반적으로 COB(Chip On Board) 방식으로 패키징되는데, 다시 말해서 보드 위에 상기 반도체 다이를 와이어 본딩하여 연결하고 상기 반도체 다이를 봉지재로 몰딩(Molding)하는 과정을 통해 반도체 패키지가 수행된다.
보다 상세하게 설명하면, 상기 반도체 다이의 표면(활성면), 즉 회로영역이 형성되는 표면의 본딩 패드(bonding Pad)가 와이어 본딩(Wire Bonding)에 의해 보드에 전기적으로 연결되고, 상기 반도체 다이와 와이어(Wire)의 보호를 위해 트랜스퍼 몰딩(Transfer Molding)이 수행된다.
예를 들면, 상기 반도체 다이, 즉 반도체 소자의 일 예로서 광 포인팅 장치나 디지털 카메라 또는 카메라폰에 사용되는 이미지 센서 패키지가 있는데, 회로 패턴이 형성된 기판(PCB)에 이미지센서 칩이 에폭시 등의 접착제에 의해 부착되고, 상기 이미지센서 칩과 기판과의 신호교환을 위하여 상기 이미지 센서 칩의 표면, 즉 활성면에 형성된 본딩 패드가 상기 기판에 와이어 본딩된다.
그리고 이미지센서 칩과 와이어를 외부환경, 예를 들면 외부의 충격, 수분, 진동 등으로부터 보호하기 위해 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 봉지재로 몰딩 공정이 수행된다.
그러나, 이와 같은 종래의 반도체 패키지, 즉 이미지 센서 패키지에서는 상기 이미지센서 칩과 기판과의 전기적 연결을 위해 와이어 본딩이 적용되기 때문에, 상기 와이어의 루프 하이트(Loop Height)로 인해 패키지 전체의 두께가 증가하고, 상술한 트랜스퍼 몰딩을 수행하여야 하므로 반도체 패키징을 위한 전체 공정 수가 증가된다.
또한, 도 1에 도시된 바와 같이 두 이상의 부품이 패키지되는 구조의 반도체 패키지의 경우, 먼저 반도체 다이(1)를 보드(2)에 실장하기 위하여 와이어(3)를 본딩하고 그 위에 봉지재(4)로 EMC 몰딩을 수행하여 COB방식으로 상기 반도체 다이(1)를 보드(2)상에 실장하고 난후에, 상기 봉지재(4)의 외부에 두 번째 부품을 다시 장착하는 순서로 반도체 패키지가 수행되므로, 하나의 반도체 패키지로 결합되는 부품의 수에 대응하여 패키지 공정의 수가 증가하게 되고, 반도체 패키지의 전체 두께가 증가되므로 초박형의 반도체 패키지를 구현하는데 한계가 있다.
도 1에 도시된 종래의 반도체 패키지는 랩탑(Lap-top)이나 통신단말기(Mobile Terminal)와 같은 전자기기에 실장되어 보안을 위한 지문인식 및 커서를 움직이는 포인팅 장치로 적용되는 인풋 디바이스(Input Device)의 센서모듈로서, 상기 반도체 다이(1)는 RF(Radio Frequency) 센서 칩이고 상기 봉지재(4)의 외부에 실장되는 부품(2)는 RF 신호를 송신하는 안테나 도전체, 일명 베젤(Bezel)이다.
한편, 근래에는 실리콘 관통전극(TSV, Through-Silicon Via)을 이용한 반도체 패키지 방식이 사용되고 있으나, 이러한 패키지 방식도 마찬가지로 두 개 이상의 부품을 함께 패키징하기 위해서는 부품들을 순서대로 하나씩 결합하여야 하고, 패키지를 수행할 때 공간적인 제약이 있으며, 패키지 제조공정의 수가 부품의 수에 대응하여 증가하게 된다.
대한민국 등록특허 제10-0652955호, 2006년 11월 24일 등록 대한민국 등록특허 제10-0994016호, 2010년 11월 5일 등록 대한민국 공개특허공보 제10-2005-0083323호, 2005년 8월 26일 공개
본 발명은 상술한 문제점을 해결하기 위해 창안된 것으로서, 반도체 패키지의 제조 공정을 줄일 수 있고 반도체 패키지의 두께를 감소시킬 수 있는 반도체 패키지 제조방법 및 그에 의해 제조되는 반도체 패키지를 제공하는 데 그 목적이 있다.
상술한 목적의 해결을 위하여, 본 발명은: 반도체 다이의 양측 표면 중 단자를 이루는 제1패드와 회로를 갖는 일측면과 안테나 도전체의 일측면이 테이프의 양측 표면 중 일측면에 부착되도록, 상기 테이프의 일측면에 상기 반도체 다이(Die)와 안테나 도전체를 고정하는 (a)단계; 상기 반도체 다이의 타측면에 상기 제1패드와 통전하는 제2패드를 형성하기 위하여, 상기 반도체 다이에 관통전극을 형성하는 (b)단계; 그리고 상기 반도체 다이의 타측면과 상기 안테나 도전체의 타측면에 보호막(Passivation)을 형성하는 (c)단계를 포함하여 이루어지는 반도체 패키지 제조방법을 제공한다.
상기 (a)단계는; 상기 반도체 다이의 외곽에 상기 안테나 도전체가 배치되도록 상기 반도체 다이와 상기 안테나 도전체를 상기 테이프에 부착하는 (a1)단계와, 상기 테이프에 열을 가하여 열경화에 의해 상기 반도체 다이와 안테나 도전체를 상기 테이프에 고정시키는 (a2)단계를 포함한다.
여기서, 상기 (b)단계는, 도전물질이 충진되도록 상기 반도체 다이를 관통하는 비아홀과 상기 반도체 다이의 타측면에 재배선을 형성하는 단계를 포함한다.
그리고, 상기 (c)단계는, 상기 제2패드가 노출되도록 상기 보호막을 형성하고 상기 제2패드에 솔더볼(Solder Ball)을 배치하는 단계를 포함한다.
다른 일 형태로서 본 발명은: 양측 표면 중 일측면에 단자를 이루는 제1패드와 회로가 형성되고, 상기 일측면의 반대측 표면인 타측면에 솔더볼이 배치되도록 상기 제1패드와 통전하는 제2패드가 형성되는 반도체 다이; 상기 회로와 제1패드가 형성되는 상기 반도체 다이의 일측면에 적층되어서, 상기 반도체 다이의 일측면에 고정되는 테이프; 일측면이 상기 반도체 다이가 고정되는 상기 테이프의 일측면에 고정되는 안테나 도전체; 그리고 상기 제2패드가 형성되는 상기 반도체 다이의 타측면과 상기 안테나 도전체의 타측면에 형성되는 보호막(Passivation);을 포함하여 구성되는 반도체 패키지를 제공한다.
여기서, 상기 반도체 다이는 센서 칩이며, 상기 회로는 센서회로를 포함하는 것을 특징으로 한다. 그리고 상기 센서회로는 RF 신호의 감지를 통해 지문 인식이 가능한 것을 특징으로 한다.
본 발명에 따른 반도체 패키지 제조방법 및 그에 의해 제조되는 반도체 패키지는 다음과 같은 효과를 갖는다.
첫째, 본 발명에 따르면, 반도체 패키지 제조공정의 공정 수가 감소될 수 있으므로 생산성이 향상되고, 반도체 패키지 제조공정에 소요되는 비용을 절감할 수 있다.
둘째, 본 발명에 따르면, 반도체 패키지의 전체 두께가 감소될 수 있으므로 초박형의 반도체 패키지를 구현할 수 있으며, 이로 인해 전자기기의 슬림화 추세에 능동적으로 대응할 수 있다.
셋째, 본 발명에 따르면 두개 이상의 부품을 하나의 패키지로 용이하게 구성할 수 있고 몰딩공정을 생략할 수 있으므로, 반도체 패키지 제조공정에 소요되는 시간이 감소되고, 복수의 부품을 하나의 패키지로 구현하는 패키지 공정설계를 용이하게 한다.
넷째, 본 발명에 따르면 테이프를 이용하여 다수개의 반도체 다이들과 다수개의 안테나 도전체들을 정렬 상태로 고정할 수 있고, 다수 그룹의 반도체 패키지를 위한 TSV 공정과 패시베이션 공정을 동시에 수행할 수 있으므로 패키지 공정이 단순화되고 패키지 공정에 소요되는 시간이 단축될 수 있다.
도 1은 종래 기술에 따른 반도체 패키지의 일 예로서 RF 센서 칩 패키지를 나타낸 단면도이다.
도 2는 본 발명에 따른 반도체 패키지 제조방법의 일 실시예를 나타낸 공정도이다.
도 3은 도 2의 반도체 패키지 제조방법에 의해 제조되는 반도체 패키지를 나타낸 단면도이다.
이하 본 발명의 목적이 구체적으로 실현될 수 있는 본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 설명된다. 본 실시예를 설명함에 있어서, 동일 구성에 대해서는 동일 명칭 및 동일 부호가 사용되며 이에 따른 부가적인 설명은 하기에서 생략된다.
먼저, 도 2를 참조하여 본 발명에 따른 반도체 패키지 제조방법의 일 실시예가 설명된다.
본 발명에 따른 반도체 패키지 제조방법은, 반도체 패키지를 위한 부품 준비단계에서 준비된 부품들을 테이프를 이용하여 고정하는 부품 고정단계와, 관통전극 형성단계와, 보호막 형성(Passivation)단계를 포함하여 구성된다. 그리고 상술한 공정들이 완료된 후에는 다수의 반도체 패키지들을 분할하는 단일 패키지(Singulation) 단계를 거쳐 기판상에 실장된다.
본 발명에 따른 반도체 패키지의 제조를 위해, 도 2의 (a)에 도시된 바와 같이 하나의 반도체 패키지로 구성될 반도체 다이(10)를 포함한 복수의 부품들(10, 20)과 이들 부품을 고정하기 위한 테이프(30)가 준비된다.
구체적으로는, 상기 반도체 다이(10) 및 다른 부품, 예를 들면 안테나 도전체(20)을 준비하고, 상기 반도체 다이와 안테나 도전체를 고정할 테이프(30)도 함께 준비한다.
상기 반도체 다이(10)는 반도체 웨이퍼(Wafer)로부터 얻어지며, 상기 반도체 다이의 일측면(전면, 활성면)에는 회로(회로 패턴)와 패드(11, 단자)를 갖는 회로 영역이 형성된다. 상기 반도체 다이(10)의 일측면, 즉 전면에 형성되는 패드(11)를 이하에서는 제1패드라 칭한다.
도 2의 (b)에 도시된 바와 같이, 상기 부품 고정단계에서는, 상기 반도체 다이(10)의 일측면(전면)과 상기 안테나 도전체(20)의 일측면이 상기 테이프(30)의 동일 표면에 부착되는 형태가 되도록, 상기 테이프의 일측면(접착면)에 상기 반도체 다이(10)와 안테나 도전체(20)가 고정된다.
여기서, 상기 부품 고정단계는 상기 반도체 다이(10)의 외곽에 상기 안테나 도전체(20)가 배치되도록 상기 반도체 다이(10)와 상기 안테나 도전체(20)를 상기 테이프(30)에 부착하고, 상기 테이프(30)를 경화시켜서 상기 반도체 다이(10)와 안테나 도전체(20)를 상기 테이프(30)에 고정하는 단계를 포함한다. 보다 구체적으로 설명하면, 상기 테이프(30)의 접착면에 상기 반도체 다이(10)의 양측 표면 중 단자를 이루는 제1패드와 회로를 갖는 표면, 즉 전면과 상기 안테나 도전체(20)의 일측면이 부착된다. 그리고 상기 테이프(30)의 경화, 특히 상기 테이프(30)의 접착면을 이루는 접착물질을 경화시킴으로써, 상기 반도체 다이(10)와 안테나 도전체(20)를 상기 테이프(30)상에 견고하게 고정되고, 그 결과 상기 반도체 다이(10)와 안테나 도전체(20)의 정렬이 완료된다. 본 실시예에서 상기 테이프의 경화, 즉 접착물질의 경화방식은 열경화 방식이 개시되나 경화방식이 이에 한정되는 것은 아니고 압력이나 빛에 의한 경화도 가능하다.
상기 테이프(30)에는 상기 반도체 웨이퍼로부터 얻어지는 다수개의 반도체 다이(10)들과 다수개의 안테나 도전체(10)들이 일정한 정렬상태로 배치 및 고정되어서, 다수 그룹의 전기 소자에 대한 패키지공정이 동시에 수행될 수 있다.
본 실시예에 있어서, 상기 테이프(30)는 소위 몰딩 테이프(Molding tape)로서 필름형의 테이프 기재와 상기 테이프 기재의 일측면에 도포되는 접착물질을 포함하여 구성된다. 예를 들어, 에폭시(Epoxy)와 경화제를 포함하는 접착물질이 도포되어서 상기 테이프의 접착면을 이루며, 상기 테이프(30)에 가해지는 열이나 압력 또는 빛에 의해 상기 접착물질이 경화되면서 상기 반도체 다이(10)와 안테나 도전체(20)가 상기 테이프(30)상에 고정되게 된다. 상기 경화제로는 다양한 종류가 알려져 있으며 그 예로서 아민(amine)류나 무수프탈산(Phthalic acid anhydride) 등이 알려져 있는데, 상기 경화제의 종류에 따라 경화방식이 결정된다.
상기 테이프(30)는 외부환경으로부터 상기 회로, 즉 회로영역을 보호하도록 상기 반도체 다이(10)의 전면에 부착되어서 봉지재의 기능을 한다. 상기 테이프(10)의 예로는 린텍사(社)(Lintec Corporation, 일본)의 제품(제품명: Adwill® LC-series)이 사용될 수 있으며 상기 제품의 열경화 조건은 대략 130℃ 온도에서 2시간이다.
그리고 본 실시예에서 상기 반도체 다이(10)는 전면에 센서회로를 갖는 센서 칩, 예를 들면 RF신호를 감지하는 RF센서 칩이고, 상기 안테나 도전체(20)는 상기 반도체 다이(10)를 둘러싸는 형상으로서 본 실시예에서는 사각의 링 형상으로 구성되어 베젤(Bezel)이라 칭하나, 상기 반도체 다이(10)의 종류와 안테나 도전체(20)의 형상이 이러한 것에 한정되는 것은 아니다.
본 실시예에서, 상기 안테나 도전체(20)는 상기 반도체 다이(10)에서 발생되는 RF 신호를 송신하는 안테나이며, 상기 반도체 다이(10)는 피사체에서 반사되는 RF신호를 감지하는 센서 칩이다. 그리고 본 실시예에 따른 상기 반도체 패키지는 랩탑(Lap-top)이나 통신단말기(Mobile Terminal)와 같은 전자기기에 실장되어 보안을 위한 지문인식 기능 및/또는 피사체의 상대적 움직임을 감지하여 포인팅 등의 기능을 하는 인풋 디바이스(Input Device)의 센서모듈로 적용될 수 있다.
다음으로, 도 2의 (c)를 참조하면, 상기 관통전극 형성단계는 상기 제1패드(11)와 통전하는 제2패드(12)가 상기 반도체 다이(10)의 타측면(배면)에 형성되도록, 상기 반도체 다이(10)에 관통전극을 형성하는 단계로서, 보다 구체적으로는 관통된 전극을 재배선하여 솔더볼과 같은 연결단자의 위치를 형성하는 단계이다. 그리고 상기 제2패드(12)는 후술하는 솔더볼이 위치되는 단자이다.
상기 관통전극의 구체적인 예로는 실리콘 관통전극(TSV)이 적용될 수 있으며, 구체적으로는 레이저 드릴(Laser Drill)을 사용하여 상기 반도체 다이(10)를 관통하는 관통홀(13), 즉 비아홀(Via Hole)을 뚫고, 상기 비아홀(13)에 도전물질, 예를 들면 금이나 구리 등을 채우는 방식으로 상기 관통전극이 형성될 수 있다. 그리고 상기 반도체 다이(10)의 타측면에는 재배선 공정에 의한 회로, 즉 재배선이 형성되어 상기 제1패드(11)와 상기 제2패드(12)가 전기적으로 연결된다. 상기 비아홀과 재배선과 같은 기술, 즉 상기 실리콘 관통전극 그 자체는 당업계에 일반적인 기술이므로 부가적인 설명은 생략된다.
그리고, 도 2의 (d)를 참조하면, 상기 보호막 형성단계는 패시베이션(Passivation) 단계로서 상기 반도체 다이(10)의 타측면(저면 또는 배면)과 상기 안테나 도전체(20)의 타측면(저면 또는 배면)에 보호막(40)을 씌우는 단계이며, 보다 구체적으로는 상기 제2패드(12)가 노출되도록 상기 보호막(40)을 형성하고 상기 제2패드(12)에 솔더볼(50, Solder Ball)을 배치하는 단계를 포함한다. 다시 말해서 상기 제2패드(12)를 제외한 나머지 영역이 패시베이션 처리된다.
이에 따라, 상기 반도체 다이(10)와 안테나 도전체(20)의 일측면에는 상기 테이프(30)가 구비되고 그 반대 방향인 타측면에는 상기 보호막(40)과 솔더볼(50)이 구비됨으로써, 상기 테이프(30)와 상기 보호막(40) 사이에 상기 반도체 다이(10)와 안테나 도전체(20)이 배치되는 구조가 된다.
그리고 상술한 공정들이 완료된 후에는 다수 그룹의 패키지들을 각각의 센서단위로 분할하여 단일화하는 싱귤레이션(Singulation) 단계, 즉 단일 패키지 단계를 거쳐 상기 반도체 패키지가 도 2의 (e)와 같이 단일 패키지로 되고, 상기 솔더볼(50)에 의해 도 2의 (f)와 같이 기판(60)상에 실장된다.
도 3을 참조하면, 상술한 반도체 패키지 제조방법에 의해 제조되는 반도체 패키지는, 상기 반도체 다이(10)와 안테나 도전체(20)와 테이프(30)와 보호막(40)을 포함하여 구성된다.
상기 반도체 다이(10)의 양측 표면 중 일측면(전면 또는 상측면)에는 단자를 이루는 제1패드(11)와 회로를 갖는 회로영역이 형성되고, 상기 일측면의 반대측 표면인 타측면(배면 또는 저면)에 솔더볼(50)이 배치되도록 상기 제1패드(11)와 통전하는 제2패드(12)가 형성된다. 보다 구체적으로는 전술한 비아홀(13)에 의한 관통전극, 예를 들면 실리콘 관통전극에 의해 상기 제2패드(12)가 형성된다.
그리고 상기 테이프(30)는 상기 회로와 제1패드(11)가 형성되는 상기 반도체 다이(10)의 전면에 적층되어서 상기 반도체 다이(10)의 전면에 고정되고, 상기 안테나 도전체(20)는 상기 반도체 다이(10)가 고정되는 상기 테이프(30)의 일측면, 즉 접착면에 상기 반도체 다이(10)와 함께 고정된다. 상기 테이프(30)는 상기 반도체 다이(10)의 전면과 상기 안테나 도전체(20)의 일측면을 보호하게 된다.
다음으로, 상기 보호막(40)은 상기 제2패드(12)가 형성되는 상기 반도체 다이(10)의 타측면(배면 또는 저면)과 상기 안테나 도전체(20)의 타측면에 형성되어, 상기 테이프(10)의 반대측에 구비된다. 그리고 상기 제2패드(12)와 상기 안테나 도전체(20)의 타측면(도 3의 안테나 도전체에서 저면)에 구비되는 솔더볼 패드(21)에는 상기 반도체 패키지와 기판(60)의 결합을 위한 솔더볼(50)이 각각 구비된다.
본 실시예에서 설명된 반도체 패키지는 센서 패키지, 특히 RF 센서 패키지로서, 전술한 바와 같이 지문 인식 및/또는 포인팅이 가능한 인풋 디바이스에 적용될 수 있으며, 단일의 패키지가 반도체 다이를 포함한 복수의 부품들로 구성되는 경우에 공정개선 효과가 더욱 크다.
상기와 같이 본 발명에 따른 바람직한 실시예를 살펴보았으며, 앞서 설명된 실시예 이외에도 본 발명이 그 취지나 범주에서 벗어남이 없이 다른 특정 형태로 구체화 될 수 있다는 사실은 해당 기술에 통상의 지식을 가진 이들에게는 자명한 것이다.
그러므로, 상술된 실시예는 제한적인 것이 아니라 예시적인 것으로 여겨져야 하고, 이에 따라 본 발명은 상술한 설명에 한정되지 않고 첨부된 청구항의 범주 및 그 동등 범위 내에서 변경될 수도 있다.
10: 반도체 다이 11: 패드(제1패드)
12: 제2패드 13: 비아홀
20: 안테나 도전체 21: 솔더볼 패드
30: 테이프 40: 보호막
50: 솔더볼 60: 기판

Claims (7)

  1. 반도체 다이의 양측 표면 중 단자를 이루는 제1패드와 회로를 갖는 일측면과 안테나 도전체의 일측면이 테이프의 양측 표면 중 일측면에 부착되도록, 상기 테이프의 일측면에 상기 반도체 다이(Die)와 안테나 도전체를 고정하는 (a)단계;
    상기 반도체 다이의 타측면에 상기 제1패드와 통전하는 제2패드를 형성하기 위하여, 상기 반도체 다이에 관통전극을 형성하는 (b)단계; 그리고
    상기 반도체 다이의 타측면과 상기 안테나 도전체의 타측면에 보호막(Passivation)을 형성하는 (c)단계를 포함하여 이루어지는 반도체 패키지 제조방법.
  2. 제1항에 있어서,
    상기 (a)단계는;
    상기 반도체 다이의 외곽에 상기 안테나 도전체가 배치되도록 상기 반도체 다이와 상기 안테나 도전체를 상기 테이프에 부착하는 (a1)단계와,
    상기 테이프를 경화시켜서 상기 반도체 다이와 안테나 도전체를 상기 테이프에 고정시키는 (a2)단계를 포함하는 반도체 패키지 제조방법.
  3. 제1항에 있어서,
    상기 (b)단계는, 도전물질이 충진되도록 상기 반도체 다이를 관통하는 비아홀과 상기 반도체 다이의 타측면에 재배선을 형성하는 단계를 포함하는 반도체 패키지 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 (c)단계는, 상기 제2패드가 노출되도록 상기 보호막을 형성하고 상기 제2패드에 솔더볼(Solder Ball)을 배치하는 단계를 포함하는 반도체 패키지 제조방법.
  5. 양측 표면 중 일측면에 단자를 이루는 제1패드와 회로가 형성되고, 상기 일측면의 반대측 표면인 타측면에 솔더볼이 배치되도록 상기 제1패드와 통전하는 제2패드가 형성되는 반도체 다이;
    상기 회로와 제1패드가 형성되는 상기 반도체 다이의 일측면에 적층되어서, 상기 반도체 다이의 일측면에 고정되는 테이프;
    일측면이 상기 반도체 다이가 고정되는 상기 테이프의 일측면에 고정되는 안테나 도전체; 그리고
    상기 제2패드가 형성되는 상기 반도체 다이의 타측면과 상기 안테나 도전체의 타측면에 형성되는 보호막(Passivation);을 포함하여 구성되는 반도체 패키지.
  6. 제5항에 있어서,
    상기 반도체 다이는 센서 칩이며, 상기 회로는 센서회로를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 센서회로는 RF 신호의 감지를 통해 지문 인식이 가능한 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR100846272B1 (ko) 2005-07-04 2008-07-16 가부시키가이샤 히타치세이사쿠쇼 Rfid 태그 및 그 제조 방법
KR20110019247A (ko) * 2009-08-19 2011-02-25 삼성전기주식회사 전자 식별 태그 및 전자 식별 태그의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004086644A (ja) 2002-08-28 2004-03-18 Renesas Technology Corp 電子タグ用インレットおよびその製造方法
KR100846272B1 (ko) 2005-07-04 2008-07-16 가부시키가이샤 히타치세이사쿠쇼 Rfid 태그 및 그 제조 방법
KR20110019247A (ko) * 2009-08-19 2011-02-25 삼성전기주식회사 전자 식별 태그 및 전자 식별 태그의 제조 방법

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