TW202247362A - 電子封裝件及其製法 - Google Patents

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張世平
陳亮斌
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Abstract

一種電子封裝件，其製法係堆疊第一封裝模組及第二封裝模組，以藉由該第一封裝模組配置有第二導電柱及該第二封裝模組配置有複數第三導電柱之設計接合，以令該第三導電柱接合該第二導電柱，使該電子封裝件配置晶片之空間增加，故該電子封裝件之第一線路結構上側可配置第二電子元件與第三電子元件，以擴增功能及效能，因而能滿足終端電子產品之多功能及高效能之需求。

Description

電子封裝件及其製法
本發明係有關一種半導體封裝技術，尤指一種堆疊多封裝模組之電子封裝件及其製法。
隨著近年來可攜式電子產品的蓬勃發展，各類相關產品逐漸朝向高密度、高性能以及輕、薄、短、小之趨勢發展，其中，應用於該可攜式電子產品之各態樣的半導體封裝結構也因而配合推陳出新，以期能符合輕薄短小與高密度的要求。
隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂開發出不同的立體封裝技術，例如，扇出式封裝堆疊(Fan Out Package on package，簡稱FO PoP)等，以配合各種晶片上大幅增加之輸入/出埠數量，進而將不同功能之積體電路整合於單一封裝結構，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，適合應用於輕薄型電子產品。
圖1係為習知採用晶圓級封裝技術之半導體封裝件1之剖 面示意圖。如圖1所示，該半導體封裝件1係包括：一第一封裝膠體15、一嵌埋於該第一封裝膠體15中之第一半導體晶片11、複數嵌埋於該第一封裝膠體15中之導電柱13、一設於該第一封裝膠體15上之線路結構10、一設於該線路結構10上之第二半導體晶片16以及一包覆該第二半導體晶片16之第二封裝膠體18，且該線路結構10係電性連接該第一半導體晶片11、導電柱13與第二半導體晶片16，並於該導電柱13下側形成複數銲球19，以供接合一電路板(圖略)。
惟，習知半導體封裝件1，因該第一與第二半導體晶片11,16運轉時所產生的熱，需先透過第一與第二封膠膠體15,18，才能將熱傳導至電路板上或傳導至外部，因而散熱效果不佳。
再者，該半導體封裝件1僅於該線路結構10之兩側設置有半導體晶片，使該半導體封裝件1之功能及效能受限，因而限制終端電子產品之功能及效能。
因此，如何克服習知技術之種種缺點，實為目前各界亟欲解決之技術問題。
鑒於上述習知技術之缺失，本發明提供一種電子封裝件，係包括：第一封裝層，係具有相對之第一表面與第二表面；第一電子元件，係嵌埋於該第一封裝層中；複數第一導電柱，係嵌埋於該第一封裝層中；第一線路結構，係形成於該第一封裝層之第一表面上且電性連接該第一導電柱與該第一電子元件；第二電子元件，係設於該第一線路結構上且電性 連接該第一線路結構；複數第二導電柱，係設於該第一線路結構上且電性連接該第一線路結構；第二封裝層，係形成於該第一線路結構上以包覆該第二電子元件與該複數第二導電柱；第三電子元件，係配置於該第二封裝層上；複數第三導電柱，係設於該複數第二導電柱上；第三封裝層，係包覆該第三電子元件與該複數第三導電柱；以及第二線路結構，係形成於該第三封裝層上且電性連接該第三導電柱與該第三電子元件。
本發明亦提供一種電子封裝件之製法，係包括：形成複數第一導電柱於一承載板上，且設置第一電子元件於該承載板上；形成第一封裝層於該承載板上，以令該第一封裝層包覆該第一電子元件與該第一導電柱，其中，該第一封裝層係具有相對之第一表面與第二表面，該第一導電柱之端面外露於該第一封裝層之第一表面，且該第一封裝層以其第二表面結合至該承載板上；形成第一線路結構於該第一封裝層之第一表面上，且令該第一線路結構電性連接該複數第一導電柱與該第一電子元件；設置第二電子元件於該第二線路結構上，且形成複數第二導電柱於該第二線路結構上，以令該第二電子元件與該複數第二導電柱電性連接該第二線路結構；移除該承載板，以形成第一封裝模組；以及將第二封裝模組接合於該第一封裝模組上，其中，該第二封裝模組係包含第二線路結構、設於該第二線路結構上之第三電子元件、設於該第二線路結構上之複數第三導電柱及包覆該第三電子元件與該複數第三導電柱之第三封裝層，以令該第二線路結構電性連接該第三導電柱與該第三電子元件，且該複數第三導電柱對應設於該複數第二導電柱上。
前述之電子封裝件及其製法中，該複數第一導電柱之端面係 外露於該第一封裝層之第二表面。
前述之電子封裝件及其製法中，復包括於該第一封裝層之第二表面上形成複數電性連接該複數第一導電柱之導電元件。
前述之電子封裝件及其製法中，該第三電子元件之位置係對應該第二電子元件之位置。
前述之電子封裝件及其製法中，該第三電子元件與該第二電子元件之間係形成有一接合層。例如，該接合層係接觸結合該第三電子元件與該第二電子元件。
前述之電子封裝件及其製法中，復包括於該第二線路結構上形成電性連接該第二線路結構之連接柱。例如，復包括於該第二線路結構上形成包覆該連接柱之包覆層。進一步，復包括於該第一封裝層、第二封裝層、第三封裝層、第一線路結構、第二線路結構與包覆層之外表面上形成接觸接合該連接柱之散熱層。
前述之電子封裝件及其製法中，該第二導電柱係藉由導電結構結合該第三導電柱。例如，該導電結構之製程係包括：於該第二導電柱上形成導電跡線，且於該第三導電柱上依序形成佈線層、金屬凸塊及銲錫材料；以及將該第二導電柱上之導電跡線結合該第三導電柱上之銲錫材料，使該第三導電柱電性連接該第二導電柱，其中，該佈線層、金屬凸塊、銲錫材料與導電跡線係作為該導電結構。或者，以絕緣體包覆該導電結構。
由上可知，本發明之電子封裝件及其製法，主要藉由該第二與第三導電柱之設計，以配置該第三電子元件，故相較於習知技術，本發明之電子封裝件係在第一線路結構之其中一側可配置第二電子元件與第三 電子元件，以擴增功能及效能，因而可滿足終端電子產品之多功能及高效能之需求。
再者，本發明之製法藉由連接柱之設計，以將該第一至第三電子元件運轉時所產生的熱傳導至外部，因而可提升散熱效果。
1:半導體封裝件
10:線路結構
11:第一半導體晶片
13:導電柱
15:第一封裝膠體
16:第二半導體晶片
18:第二封裝膠體
19:銲球
2:第一封裝模組
20:第一線路結構
200:絕緣層
201,321:線路重佈層
202,322:電性接觸墊
21:第一電子元件
21a,26a,33a:作用面
21b,26b,33b:非作用面
210:電極墊
211:保護膜
212:結合層
22:導電體
22a,23a,23b,27a,34a:端面
23:第一導電柱
25:第一封裝層
25a:第一表面
25b:第二表面
26:第二電子元件
260:底膠
261,331:導電凸塊
27:第二導電柱
28:第二封裝層
28a,35a:上表面
29:導電跡線
3:第二封裝模組
30:連接柱
30a,30b:墊部
31:包覆層
32:第二線路結構
320:絕緣體
33:第三電子元件
34:第三導電柱
35:第三封裝層
36:佈線層
37:金屬凸塊
38:銲錫材料
39:絕緣體
4:電子封裝件
4a:導電結構
40:接合層
41:導電元件
42:散熱層
8:支撐板
8b,9b:黏著層
80,90:離型層
81,82,91:絕緣保護層
9:承載板
S:切割路徑
圖1係為習知半導體封裝件的剖面示意圖。
圖2A至圖2F係為本發明之電子封裝件之第一封裝模組之製法的剖面示意圖。
圖3A至圖3E係為本發明之電子封裝件之第二封裝模組之製法的剖面示意圖。
圖4A至圖4C係為本發明之電子封裝件之製法的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之 功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「第三」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2F係為本發明之電子封裝件之第一封裝模組2之製法的剖面示意圖。
如圖2A所示，提供一承載板9，其上形成複數第一導電柱23，且設置至少一第一電子元件21於該承載板9上，其中，該第一電子元件21上係結合並電性連接複數導電體22，且該導電體22係為如導電線路、銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)導電件，但不限於此。
於本實施例中，該承載板9例如為半導體材質(如矽或玻璃)之板體，其上以例如塗佈方式依序形成有一離型層90、一黏著層9b與一如介電材或防銲材之絕緣保護層91，以令該第一導電柱23延伸至該絕緣保護層91中而設於該黏著層9b上。
再者，形成該第一導電柱23之材質係為如銅之金屬材或銲錫材。
又，該第一電子元件21係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於本實施例中，該第一電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該第一電子元件21係以其非作用面21b藉 由一結合層212黏固於該絕緣保護層91上，而該作用面21a具有複數電極墊210與一如鈍化材之保護膜211，且該導電體22形成於該保護膜211中。
如圖2B所示，形成一第一封裝層25於該承載板9之絕緣保護層91上，以令該第一封裝層25包覆該第一電子元件21、該些導電體22與該些第一導電柱23，其中，該第一封裝層25係具有相對之第一表面25a與第二表面25b，且令該保護膜211、該導電體22之端面22a與該第一導電柱23之端面23a外露於該第一封裝層25之第一表面25a，以及令該第一封裝層25以其第二表面25b結合至該承載板9之絕緣保護層91上。
於本實施例中，該第一封裝層25係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該第一封裝層25之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該絕緣保護層91上。
再者，可藉由整平製程，使該第一封裝層25之第一表面25a齊平該保護膜211、該第一導電柱23之端面23a與該導電體22之端面22a，以令該第一導電柱23之端面23a與該導電體22之端面22a外露於該第一封裝層25之第一表面25a。例如，該整平製程係藉由研磨方式，移除該保護膜211之部分材質、該第一導電柱23之部分材質、該導電體22之部分材質與該第一封裝層25之部分材質。
又，該些第一導電柱23之另一端面23b亦可大致齊平該絕緣保護層91。
如圖2C所示，形成一第一線路結構20於該第一封裝層25之第一表面25a上，且令該第一線路結構20電性連接該第一導電柱23與該導電體22。
於本實施例中，該第一線路結構20係包括複數絕緣層200及設於該絕緣層200上之複數線路重佈層(redistribution layer，簡稱RDL)201，且最外層之絕緣層200可作為防銲層，且令最外層之線路重佈層201外露於該防銲層，俾供作為電性接觸墊202，如微墊(micro pad，俗稱μ-pad)。或者，該第一線路結構20亦可僅包括單一絕緣層200及單一線路重佈層201。
再者，形成該線路重佈層201之材質係為銅，且形成該絕緣層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材、或如綠漆、油墨等之防銲材。
如圖2D所示，設置至少一第二電子元件26於該第一線路結構20上，且形成複數第二導電柱27於該第一線路結構20上。
於本實施例中，該第二電子元件26係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於一實施態樣中，該第二電子元件26係例如為圖形處理器(graphics processing unit，簡稱GPU)、高頻寬記憶體(High Bandwidth Memory，簡稱HBM)等半導體晶片，並無特別限制。
再者，該第二電子元件26係具有相對之作用面26a與非作用面26b，並以其作用面26a藉由複數如銲錫凸塊、銅凸塊或其它等之導 電凸塊261電性連接該電性接觸墊202，且可依需求成底膠260於該第二電子元件26與該第一線路結構20之間以包覆該些導電凸塊261。
又，該第二導電柱27係電性連接該第一線路結構20之電性接觸墊202，且形成該第二導電柱27之材質係為如銅之金屬材或銲錫材。
如圖2E所示，以一第二封裝層28包覆該第二電子元件26與該第二導電柱27。
於本實施例中，該第二封裝層28係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該第一線路結構20上。應可理解地，形成該第二封裝層28之材質可相同或不相同該第一封裝層25之材質。
再者，可藉由整平製程，使該第二封裝層28齊平該第二導電柱27之端面27a與該第二電子元件26之非作用面26b，以令該第二導電柱27之端面27a與該第二電子元件26之非作用面26b外露於該第二封裝層28之上表面28a。例如，該整平製程係藉由研磨方式，移除該第二導電柱27之部分材質、該第二電子元件26之非作用面26b之部分材質與該第二封裝層28之部分材質。
又，可於該第二封裝層28之上表面28a上形成複數銅材所製之導電跡線(trace)29，且該些導電跡線29電性連接該第二導電柱27之端面27a。
另外，於其它實施例中，亦可省略製作該底膠260，而依需求以該第二封裝層28包覆該導電凸塊261與該第二電子元件26。
如圖2F所示，移除該承載板9及其上之離型層90與黏著層9b，並保留該絕緣保護層91，且外露出該第一導電柱23之端面23b，以完成該第一封裝模組2之製作。
於本實施例中，於剝離該離型層90時，藉由該黏著層9b作為阻障之用，以避免破壞該絕緣保護層91，且待移除該承載板9及其上之離型層90後，再以蝕刻方式移除該黏著層9b。
圖3A至圖3E係為本發明之電子封裝件之第二封裝模組3之製法的剖面示意圖。
如圖3A所示，提供一用以承載該第二封裝模組3之支撐板8，其上形成有複數連接柱30，並以一包覆層31包覆該些連接柱30。
於本實施例中，該支撐板8例如為半導體材質(如矽或玻璃)之板體，其上以例如塗佈方式依序形成有一離型層80、一黏著層8b與一如介電材或防銲材之絕緣保護層81，以令該連接柱30之墊部30a延伸至該絕緣保護層81中而設於該黏著層8b上。
再者，形成該連接柱30之材質係為如銅之金屬材或銲錫材，且該包覆層31係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該包覆層31之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該絕緣保護層81上。
另外，可依需求於該包覆層31上形成另一如介電材或防銲材之絕緣保護層82，使該連接柱30之墊部30b延伸至該絕緣保護層82中。
如圖3B所示，形成一第二線路結構32於該包覆層31(或該絕緣保護層82)上，且令該第二線路結構32電性連接該連接柱30。
於本實施例中，該第二線路結構32係包括由複數絕緣層所組成之絕緣體320及設於該絕緣層上之複數線路重佈層(redistribution layer，簡稱RDL)321，且最外層之絕緣層可作為防銲層，且令最外層之線路重佈層321外露於該防銲層，俾供作為電性接觸墊322。或者，該第二線路結構32亦可僅包括單一絕緣層320及單一線路重佈層321。
再者，形成該線路重佈層321之材質係為銅，且形成該絕緣層之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材、或如綠漆、油墨等之防銲材。
如圖3C所示，設置至少一第三電子元件33於該第二線路結構32上，且形成複數第三導電柱34於該第二線路結構32上。
於本實施例中，該第三電子元件33係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於一實施態樣中，該第三電子元件33係例如為圖形處理器(graphics processing unit，簡稱GPU)、高頻寬記憶體(High Bandwidth Memory，簡稱HBM)等半導體晶片，並無特別限制。
再者，該第三電子元件33具有相對之作用面33a與非作用面33b，並以其作用面33a係藉由複數如銲錫凸塊、銅凸塊或其它等之導電凸塊331電性連接該電性接觸墊322。
又，該第三導電柱34係電性連接該第二線路結構32之電性接觸墊322，且形成該第三導電柱34之材質係為如銅之金屬材或銲錫材。
如圖3D所示，以一第三封裝層35包覆該第三電子元件33、導電凸塊331與該第三導電柱34。
於本實施例中，該第三封裝層35係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該第二線路結構32上。應可理解地，形成該第三封裝層35之材質可相同或不相同該包覆層31之材質。
再者，可藉由整平製程，使該第三封裝層35齊平該第三導電柱34之端面34a與該第三電子元件33之非作用面33b，以令該第三導電柱34之端面34a與該第三電子元件33之非作用面33b外露於該第三封裝層35之上表面35a。例如，該整平製程係藉由研磨方式，移除該第三導電柱34之部分材質、該第三電子元件33之非作用面33b之部分材質與該第三封裝層35之部分材質。
又，於其它實施例中，亦可先形成底膠(圖略)於該第三電子元件33與該第二線路結構32之間以包覆該些導電凸塊331，再形成該第三封裝層35以包覆該底膠與該第三電子元件33。
如圖3E所示，可於該第三封裝層35之上表面35a上形成一佈線層36，其電性連接該第三導電柱34，以於該支撐板8上完成該第二封裝模組3之製作。
於本實施例中，該佈線層36可採用RDL製程製作微墊(micro pad，俗稱μ-pad)，且形成該佈線層36之材質係為銅。
再者，該佈線層36上可依序形成如銅柱狀凸塊(Cu pillar bump)之金屬凸塊37與銲錫材料(solder cap)38，並以絕緣體39包覆該佈線層36、金屬凸塊37與銲錫材料38。例如，該絕緣體39係為非導電膜(non-conductive film，簡稱NCF)。
圖4A至圖4C係為本發明之電子封裝件4之製法的剖面示意圖。
如圖4A所示，以該第一封裝模組2作為承載基底，將該第二封裝模組3之第三導電柱34以其佈線層36接合該第一封裝模組2之第二導電柱27。
於本實施例中，該第二導電柱27上之導電跡線29埋入該絕緣體39，以結合該第三導電柱34上之銲錫材料38，使該導電跡線29藉由該銲錫材料38電性連接該金屬凸塊37，藉此，該第三導電柱34藉由該佈線層36、金屬凸塊37、銲錫材料38與導電跡線29之組合(可視為導電結構4a)，以電性連接該第二導電柱27。
再者，該第三電子元件33之位置係對應該第二電子元件26之位置。例如，該第二電子元件26之非作用面26b與該第三電子元件33之非作用面33b之間係形成有一接合層40，如晶片黏結薄膜(Die Attach Film，簡稱DAF)，以令該接合層40接觸結合該第三電子元件33與該第二電子元件26。
如圖4B所示，移除該支撐板8及其上之離型層80與黏著層8b，並保留該絕緣保護層81，且外露出該連接柱30之墊部30a。
於本實施例中，可沿如圖4A所示之切割路徑S進行切單製程，並於該第一封裝模組2之絕緣保護層91上形成複數如銲球之導電元件41，其電性連接該第一導電柱23，供於後續製程中，該電子封裝件4可以其導電元件41設於一電路板(圖略)上。
如圖4C所示，可依需求於該第一封裝模組2與該第二封裝模組3之外表面上形成一散熱層42，其接觸結合該連接柱30之墊部30a。
於本實施例中，該散熱層42係為金屬材，其可採用塗佈或濺鍍等方式形成於該第一封裝模組2與該第二封裝模組3之外表面上。
因此，本發明之電子封裝件4之製法中，主要藉由該第二導電柱27與該第三導電柱34之配置，以結合該第一封裝模組2與第二封裝模組3，使該電子封裝件4配置晶片之空間增加，故相較於習知技術，該電子封裝件4之第一線路結構20上側可配置第二電子元件26與第三電子元件33，以擴增功能及效能，因而能滿足終端電子產品之多功能及高效能之需求。
再者，本發明之製法藉由連接柱30之設計，以將該第一至第三電子元件21,26,33運轉時所產生的熱傳導至外部，因而能提升散熱效果。
本發明亦提供一種電子封裝件4，其包括：相互疊接之第一 封裝模組2以及第二封裝模組3，該第一封裝模組2係包含第一封裝層25、第一電子元件21、複數第一導電柱23、第一線路結構20、第二電子元件26、複數第二導電柱27及第二封裝層28，且該第二封裝模組3係包含第三電子元件33、複數第三導電柱34、第三封裝層35及第二線路結構32。
所述之第一封裝層25係具有相對之第一表面25a與第二表面25b。
所述之第一電子元件21係嵌埋於該第一封裝層25中。
所述之第一導電柱23係嵌埋於該第一封裝層25中。
所述之第一線路結構20係形成於該第一封裝層25之第一表面25a上且電性連接該第一導電柱23與該第一電子元件21。
所述之第二電子元件26係設於該第一線路結構20上且電性連接該第一線路結構20。
所述之第二導電柱27係設於該第一線路結構20上且電性連接該第一線路結構20。
所述之第二封裝層28係形成於該第一線路結構20上以包覆該第二電子元件26與該複數第二導電柱27。
所述之第三電子元件33係配置於該第二封裝層28上。
所述之第三導電柱34係設於該複數第二導電柱27上。
所述之第三封裝層35係包覆該第三電子元件33與該複數第三導電柱34。
所述之第二線路結構32係形成於該第三封裝層35上且電性連接該第三導電柱34與該第三電子元件33。
於一實施例中，該複數第一導電柱23之端面23b係外露於該第一封裝層25之第二表面25b。
於一實施例中，所述之電子封裝件4復包括形成於該第一封裝層25之第二表面25b上的複數導電元件41，其電性連接該複數第一導電柱23。
於一實施例中，該第三電子元件33之位置係對應該第二電子元件26之位置。
於一實施例中，該第三電子元件33與該第二電子元件26之間係形成有一接合層40。例如，該接合層40係接觸結合該第三電子元件33與該第二電子元件26。
於一實施例中，所述之電子封裝件4復包括形成於該第二線路結構32上之連接柱30，其電性連接該第二線路結構32。例如，可包括形成於該第二線路結構32上之包覆層31，其包覆該連接柱30。進一步，又包括一形成於該第一封裝層25、第二封裝層28、第三封裝層35、第一線路結構20、第二線路結構32與包覆層31之外表面上的散熱層42，其接觸接合該連接柱30。
於一實施例中，該第二導電柱27與該第三導電柱34之間係形成有導電結構4a。例如，該導電結構4a係包含有一形成於該第二導電柱27上之導電跡線29、一依序形成於該第三導電柱34上之佈線層36、金屬凸塊37及銲錫材料38，以令該第二導電柱27上之導電跡線29結合該第三導電柱34上之銲錫材料38，使該第三導電柱34電性連接該第二導電柱27。進一步，可藉由絕緣體39包覆該導電結構4a。
綜上所述，本發明之電子封裝件及其製法，係藉由該第二與第三導電柱之設計，以配置該第三電子元件，故本發明之電子封裝件係在第一線路結構之其中一側可配置第二電子元件與第三電子元件，以擴增功能及效能，因而可滿足終端電子產品之多功能及高效能之需求。
再者，本發明之製法藉由連接柱之設計，以將該第一至第三電子元件運轉時所產生的熱傳導至外部，因而可提升散熱效果。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
4:電子封裝件
4a:導電結構
2:第一封裝模組
20:第一線路結構
21:第一電子元件
23:第一導電柱
25:第一封裝層
25a:第一表面
25b:第二表面
26:第二電子元件
27:第二導電柱
28:第二封裝層
29:導電跡線
3:第二封裝模組
30:連接柱
30a:墊部
31:包覆層
32:第二線路結構
33:第三電子元件
34:第三導電柱
35:第三封裝層
36:佈線層
37:金屬凸塊
38:銲錫材料
39:絕緣體
40:接合層
41:導電元件
81,91:絕緣保護層

Claims (24)

  1. 一種電子封裝件，係包括：
    第一封裝層，係具有相對之第一表面與第二表面；
    第一電子元件，係嵌埋於該第一封裝層中；
    複數第一導電柱，係嵌埋於該第一封裝層中；
    第一線路結構，係形成於該第一封裝層之第一表面上且電性連接該第一導電柱與該第一電子元件；
    第二電子元件，係設於該第一線路結構上且電性連接該第一線路結構；
    複數第二導電柱，係設於該第一線路結構上且電性連接該第一線路結構；
    第二封裝層，係形成於該第一線路結構上以包覆該第二電子元件與該複數第二導電柱；
    第三電子元件，係配置於該第二封裝層上；
    複數第三導電柱，係設於該複數第二導電柱上；
    第三封裝層，係包覆該第三電子元件與該複數第三導電柱；以及
    第二線路結構，係形成於該第三封裝層上且電性連接該第三導電柱與該第三電子元件。
  2. 如請求項1所述之電子封裝件，其中，該複數第一導電柱之端面係外露於該第一封裝層之第二表面。
  3. 如請求項1所述之電子封裝件，復包括形成於該第一封裝層之第二表面上的複數導電元件，其電性連接該複數第一導電柱。
  4. 如請求項1所述之電子封裝件，其中，該第三電子元件之位置係對應該第二電子元件之位置。
  5. 如請求項1所述之電子封裝件，其中，該第三電子元件與該第二電子元件之間係形成有一接合層。
  6. 如請求項5所述之電子封裝件，其中，該接合層係接觸結合該第三電子元件與該第二電子元件。
  7. 如請求項1所述之電子封裝件，復包括形成於該第二線路結構上之連接柱，其電性連接該第二線路結構。
  8. 如請求項7所述之電子封裝件，復包括形成於該第二線路結構上之包覆層，其包覆該連接柱。
  9. 如請求項8所述之電子封裝件，復包括形成於該第一封裝層、第二封裝層、第三封裝層、第一線路結構、第二線路結構與包覆層之外表面上之散熱層，其接觸接合該連接柱。
  10. 如請求項1所述之電子封裝件，其中，該第二導電柱與該第三導電柱之間係形成有導電結構。
  11. 如請求項10所述之電子封裝件，其中，該導電結構係包含有一形成於該第二導電柱上之導電跡線、一形成於該第三導電柱上之佈線層、一形成於該佈線層上之金屬凸塊及一形成於該金屬凸塊上之銲錫材料，以令該第二導電柱上之導電跡線結合該第三導電柱上之銲錫材料，使該第三導電柱電性連接該第二導電柱。
  12. 如請求項10所述之電子封裝件，復包括包覆該導電結構之絕緣體。
  13. 一種電子封裝件之製法，係包括：
    形成複數第一導電柱於一承載板上，且設置第一電子元件於該承載板上；
    形成第一封裝層於該承載板上，以令該第一封裝層包覆該第一電子元件與該第一導電柱，其中，該第一封裝層係具有相對之第一表面與第二表面，該第一導電柱之端面外露於該第一封裝層之第一表面，且該第一封裝層以其第二表面結合至該承載板上；
    形成第一線路結構於該第一封裝層之第一表面上，且令該第一線路結構電性連接該複數第一導電柱與該第一電子元件；
    設置第二電子元件於該第二線路結構上，且形成複數第二導電柱於該第二線路結構上，以令該第二電子元件與該複數第二導電柱電性連接該第二線路結構；
    移除該承載板，以形成第一封裝模組；以及
    將第二封裝模組接合於該第一封裝模組上，其中，該第二封裝模組係包含第二線路結構、設於該第二線路結構上之第三電子元件、設於該第二線路結構上之複數第三導電柱及包覆該第三電子元件與該複數第三導電柱之第三封裝層，以令該第二線路結構電性連接該第三導電柱與該第三電子元件，且該複數第三導電柱對應設於該複數第二導電柱上。
  14. 如請求項13所述之電子封裝件之製法，其中，該複數第一導電柱之端面係外露於該第一封裝層之第二表面。
  15. 如請求項13所述之電子封裝件之製法，復包括於該第一封裝層之第二表面上形成複數電性連接該複數第一導電柱之導電元件。
  16. 如請求項13所述之電子封裝件之製法，其中，該第三電子元件之位置係對應該第二電子元件之位置。
  17. 如請求項13所述之電子封裝件之製法，其中，該第三 電子元件與該第二電子元件之間係形成有一接合層。
  18. 如請求項17所述之電子封裝件之製法，其中，該接合層係接觸結合該第三電子元件與該第二電子元件。
  19. 如請求項13所述之電子封裝件之製法，復包括於該第二線路結構上形成電性連接該第二線路結構之連接柱。
  20. 如請求項19所述之電子封裝件之製法，復包括於該第二線路結構上形成包覆該連接柱之包覆層。
  21. 如請求項20所述之電子封裝件之製法，復包括於該第一封裝層、第二封裝層、第三封裝層、第一線路結構、第二線路結構與包覆層之外表面上形成接觸接合該連接柱之散熱層。
  22. 如請求項13所述之電子封裝件之製法，其中，該第二導電柱係藉由導電結構結合該第三導電柱。
  23. 如請求項22所述之電子封裝件之製法，其中，該導電結構之製程係包括：
    於該第二導電柱上形成導電跡線，且於該第三導電柱上依序形成佈線層、金屬凸塊及銲錫材料；以及
    將該第二導電柱上之導電跡線結合該第三導電柱上之銲錫材料，使該第三導電柱電性連接該第二導電柱，其中，該佈線層、金屬凸塊、銲錫材料與導電跡線係作為該導電結構。
  24. 如請求項22所述之電子封裝件之製法，復包括以絕緣體包覆該導電結構。
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