JPS60100443A - 半導体装置の実装構造 - Google Patents
半導体装置の実装構造Info
- Publication number
- JPS60100443A JPS60100443A JP59214101A JP21410184A JPS60100443A JP S60100443 A JPS60100443 A JP S60100443A JP 59214101 A JP59214101 A JP 59214101A JP 21410184 A JP21410184 A JP 21410184A JP S60100443 A JPS60100443 A JP S60100443A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- bump electrodes
- wiring board
- semiconductor
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の実装構造眞関するものである。
最近、電気機器の小型化にともなって半導体集積回路装
置(IC)の高集積化への要求は一層大きくなっている
。
置(IC)の高集積化への要求は一層大きくなっている
。
この要望に答えるための実装構造として半導体チップ(
ベレット)を一つの配線基板に多数組込むマルチチップ
実装構造が適する。そして、マルチチップ実装において
は、主として全ての半導体チップを画一的に組込めるC
CB (コントロール・コラプス・ボンディング)方式
が採用される。このCCB方式は半導体チップにバンブ
と称する突出電極を設け、配線基板の配線面に直接対向
させて接続するものである。
ベレット)を一つの配線基板に多数組込むマルチチップ
実装構造が適する。そして、マルチチップ実装において
は、主として全ての半導体チップを画一的に組込めるC
CB (コントロール・コラプス・ボンディング)方式
が採用される。このCCB方式は半導体チップにバンブ
と称する突出電極を設け、配線基板の配線面に直接対向
させて接続するものである。
しかし、CCB方式による実装においては、バンブ電極
が一般に小形であり、配線基板の絶縁体と各半導体チッ
プを構成するシリコンとの間の熱膨張率の差による影響
を直接受け、同時に動作時に半導体チップから発生する
熱の放散も十分でないことから、上記熱膨張率の差に起
因する半導体チップの破損及び熱放散性の悪いことによ
る半導体装置の特性劣化が生じていた。
が一般に小形であり、配線基板の絶縁体と各半導体チッ
プを構成するシリコンとの間の熱膨張率の差による影響
を直接受け、同時に動作時に半導体チップから発生する
熱の放散も十分でないことから、上記熱膨張率の差に起
因する半導体チップの破損及び熱放散性の悪いことによ
る半導体装置の特性劣化が生じていた。
これらを防止するためには、配線基板に熱放散性を良く
する何んらかの手段を講じる必要があり、また熱膨張率
の差を少くするために各半導体チップにそれぞれ大形の
バンブ電極を作る必要がある。
する何んらかの手段を講じる必要があり、また熱膨張率
の差を少くするために各半導体チップにそれぞれ大形の
バンブ電極を作る必要がある。
しかしそうすると、配線基板を大きく精巧なものとし、
半導体チップも大きなバンブ電極を形成する分だけ大形
化しなければならずその結果半導体装置の集積度が低下
し、またこのように実装された半導体装置が高価なもの
となっていた。
半導体チップも大きなバンブ電極を形成する分だけ大形
化しなければならずその結果半導体装置の集積度が低下
し、またこのように実装された半導体装置が高価なもの
となっていた。
本発明は上記を考慮してなされたもので、その目的は配
線基板と半導体チップの間の熱膨張率の差に起因するチ
ップの破損の防止にある。以下本発明の詳細な説明する
。
線基板と半導体チップの間の熱膨張率の差に起因するチ
ップの破損の防止にある。以下本発明の詳細な説明する
。
第1図は本発明に従った半導体装置の実装構造の一例を
示すものである。
示すものである。
同図に示すように、エポキシ系材料からなる絶縁基板a
の一主面上に配線層1bを形成した比較的広い配線基板
1の上に、シリコンを主体とする基板3aの一主面上に
配線層3bを形成し半田からなる大形のバンブ電極2を
有するシリコン配線基板3を上記バンブ電極2を介して
フェイスボンディングにより接続されている。上記シリ
コン配線基板3の縦横の寸法は例えば1cr1?とじ、
その−主面周辺部にそってp b/S n=60 /
40からなる0、2順φ〜H+x径の大形のバンブ電極
2が多数配設されている。これを配線基板1に対し配線
面を対向させて半田ディツプにより接続する。シリコン
配線基板3の配線面上には内部に多数の回路素子により
ICを構成し、周辺部に半田からなる小形のバンブ電極
4を有するシリコン半導体ペレット(チップ)5を上記
バンブ電極4を介してフェイスボンディングにより接続
されている。上記シリコン半導体ペレット5の寸法は例
えば数mJA2と[7、その基板表面周囲にPb/5n
=9515からなる小形のバンブ電極4を多数配設され
ている。これとシリコン配遣基板3とをそれぞれ配線面
と対向させ、半田ディツプにより接続する。
の一主面上に配線層1bを形成した比較的広い配線基板
1の上に、シリコンを主体とする基板3aの一主面上に
配線層3bを形成し半田からなる大形のバンブ電極2を
有するシリコン配線基板3を上記バンブ電極2を介して
フェイスボンディングにより接続されている。上記シリ
コン配線基板3の縦横の寸法は例えば1cr1?とじ、
その−主面周辺部にそってp b/S n=60 /
40からなる0、2順φ〜H+x径の大形のバンブ電極
2が多数配設されている。これを配線基板1に対し配線
面を対向させて半田ディツプにより接続する。シリコン
配線基板3の配線面上には内部に多数の回路素子により
ICを構成し、周辺部に半田からなる小形のバンブ電極
4を有するシリコン半導体ペレット(チップ)5を上記
バンブ電極4を介してフェイスボンディングにより接続
されている。上記シリコン半導体ペレット5の寸法は例
えば数mJA2と[7、その基板表面周囲にPb/5n
=9515からなる小形のバンブ電極4を多数配設され
ている。これとシリコン配遣基板3とをそれぞれ配線面
と対向させ、半田ディツプにより接続する。
第2図は本発明による半導体装置の実装の一例を組立順
に示したものである。
に示したものである。
(alCCB用の小形のバンブ電極4をシリコン半導体
ベレット5上に形成する。この〕(ンブ電極4に使用し
た半田(Pb/5n=9515 )の融点は約340℃
である。
ベレット5上に形成する。この〕(ンブ電極4に使用し
た半田(Pb/5n=9515 )の融点は約340℃
である。
一方、シリコンを基板としその上面に配線層を形成した
シリコン配線基板3を用意する。
シリコン配線基板3を用意する。
(bl そして、各シリコン半導体ペレット5を);ン
プ電極4の融点よりも若干高い350°C〜370℃で
加熱してシリコン配線基板3」二にフェイスボンディン
グにより同時に取付ける。
プ電極4の融点よりも若干高い350°C〜370℃で
加熱してシリコン配線基板3」二にフェイスボンディン
グにより同時に取付ける。
(C) 次に半導体ペレット5を取付けたシリコン配線
基板3の上記主面周辺部に他の配線基板との接続用の大
形のバンブ電極2を形成する。このバンブ電極に使用す
る半田(Pb/5n=60/40 )の融点は約180
℃である。
基板3の上記主面周辺部に他の配線基板との接続用の大
形のバンブ電極2を形成する。このバンブ電極に使用す
る半田(Pb/5n=60/40 )の融点は約180
℃である。
(d) その後、第1図に示すように半導体ペレット5
を取付けたシリコン配線基板3を大形のバンブ電極2の
融点よりも若干高い190℃〜200℃で加熱しエポキ
シ系材料の配線基板lに取付ける。
を取付けたシリコン配線基板3を大形のバンブ電極2の
融点よりも若干高い190℃〜200℃で加熱しエポキ
シ系材料の配線基板lに取付ける。
なお、このとき各半導体ペレット5を固定しているバン
ブ電極4はシリコン配線基板3を固定している大形のバ
ンブ電極2の融点よりも充分高い融点を有するので、こ
のシリコン配線基板3の取付けのときにバンブ電極4が
融けて半導体ペレット5が取れてしまうことは全くない
。
ブ電極4はシリコン配線基板3を固定している大形のバ
ンブ電極2の融点よりも充分高い融点を有するので、こ
のシリコン配線基板3の取付けのときにバンブ電極4が
融けて半導体ペレット5が取れてしまうことは全くない
。
以上実施例で説明した本発明によれば、シリコン半導体
ペレットがシリコン配線基板にバンブ電極を介して取付
けられているから、半導体ペレットと配線基板との材料
が同じであり両者の間の熱膨張率の差が全くなくなる。
ペレットがシリコン配線基板にバンブ電極を介して取付
けられているから、半導体ペレットと配線基板との材料
が同じであり両者の間の熱膨張率の差が全くなくなる。
したがって、半導体ペレットは熱膨張率の差による影響
を直接受けることなく、熱膨張率の差に起因する半導体
ペレットの破損半導体装置の特性劣化を充分に防止でき
るものである。
を直接受けることなく、熱膨張率の差に起因する半導体
ペレットの破損半導体装置の特性劣化を充分に防止でき
るものである。
また、本発明は、各半導体ペレットに大形のバンブ電極
を形成して配線基板に直接取付けて熱膨張率の差による
ベレットの破損を防止するものに比べれば、大形のバン
ブ電極を形成する必要がなく、半導体装置の篩集積化が
図れるととも忙実装された高集積化半導体装置が安価な
ものとなる。
を形成して配線基板に直接取付けて熱膨張率の差による
ベレットの破損を防止するものに比べれば、大形のバン
ブ電極を形成する必要がなく、半導体装置の篩集積化が
図れるととも忙実装された高集積化半導体装置が安価な
ものとなる。
なお、第1図に示すように、半導体ペレットをシリコン
配線基板と他の配線基板とで包囲するようにすれば機械
的保護が確実となる。
配線基板と他の配線基板とで包囲するようにすれば機械
的保護が確実となる。
本発明は上記実施例に限定されるものでなく、例えば、
第3図のように熱放散性を良くするために、シリコン半
導体ペレット5のバンブ電極が形成される面とは反対の
面に、すなわちエポキシ系材料の基板1との間の空間部
に放熱性のよい金属板からなるスペーサ6を介挿するよ
うにしてもよい。この場合半導体ペレット5から発生し
た熱は小形のバンブ電極4と同時にこの金属板6を通し
て放散されるので熱放散が極めてよくなる。
第3図のように熱放散性を良くするために、シリコン半
導体ペレット5のバンブ電極が形成される面とは反対の
面に、すなわちエポキシ系材料の基板1との間の空間部
に放熱性のよい金属板からなるスペーサ6を介挿するよ
うにしてもよい。この場合半導体ペレット5から発生し
た熱は小形のバンブ電極4と同時にこの金属板6を通し
て放散されるので熱放散が極めてよくなる。
以上本発明によれば、実装による半導体装置の高集積化
が図れ、熱膨張率の差に起因する半導体ベレットの破損
及び熱放散性の悪いことによる半導体装置の特性劣化が
防止でき、さらには安価な高集積化半導体装置が提供で
きる等の顕著な効果を奏するものである。
が図れ、熱膨張率の差に起因する半導体ベレットの破損
及び熱放散性の悪いことによる半導体装置の特性劣化が
防止でき、さらには安価な高集積化半導体装置が提供で
きる等の顕著な効果を奏するものである。
第1図は本発明に従った半導体装置を実装した場合の一
例の縦断面図、第2図は第1図に示す実装構造の実装工
程を示すもので、(a)〜(clは各工程の縦断面図、
第3図は本発明に従った半導体装置を実装した場合の他
の例の縦断面図である。 1・・・配線基板、2・・・大形のバンブ電極、3・・
・シリコン配線基板、4・・・小形のバンブ電極、5・
・・シリコン半導体ベレット、6・・・スペーサ。 第 1 図 第 2 図 第 3 図
例の縦断面図、第2図は第1図に示す実装構造の実装工
程を示すもので、(a)〜(clは各工程の縦断面図、
第3図は本発明に従った半導体装置を実装した場合の他
の例の縦断面図である。 1・・・配線基板、2・・・大形のバンブ電極、3・・
・シリコン配線基板、4・・・小形のバンブ電極、5・
・・シリコン半導体ベレット、6・・・スペーサ。 第 1 図 第 2 図 第 3 図
Claims (1)
- 1、 シリコンを主体とする半導体チップをバンブ電極
を介して、シリコンを主体としその表面に配線層を有す
る配線基板の前記配線層に接続してなることを特徴とす
る半導体装置の実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59214101A JPS60100443A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置の実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59214101A JPS60100443A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置の実装構造 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51088150A Division JPS6019658B2 (ja) | 1976-07-26 | 1976-07-26 | 半導体装置の実装構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60100443A true JPS60100443A (ja) | 1985-06-04 |
Family
ID=16650242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59214101A Pending JPS60100443A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置の実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60100443A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01199439A (ja) * | 1988-02-04 | 1989-08-10 | Hitachi Ltd | 半導体実装構造体 |
JPH036052A (ja) * | 1989-06-02 | 1991-01-11 | Fujitsu Ltd | 半導体パッケージ |
JP2002170918A (ja) * | 2000-12-01 | 2002-06-14 | Nec Corp | 半導体装置及びその製造方法 |
JP2006295136A (ja) * | 2005-03-18 | 2006-10-26 | Canon Inc | 積層型半導体パッケージ |
JP2010177682A (ja) * | 2010-03-16 | 2010-08-12 | Nec Corp | 半導体装置及びその製造方法 |
-
1984
- 1984-10-15 JP JP59214101A patent/JPS60100443A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01199439A (ja) * | 1988-02-04 | 1989-08-10 | Hitachi Ltd | 半導体実装構造体 |
JPH036052A (ja) * | 1989-06-02 | 1991-01-11 | Fujitsu Ltd | 半導体パッケージ |
JP2002170918A (ja) * | 2000-12-01 | 2002-06-14 | Nec Corp | 半導体装置及びその製造方法 |
JP4505983B2 (ja) * | 2000-12-01 | 2010-07-21 | 日本電気株式会社 | 半導体装置 |
JP2006295136A (ja) * | 2005-03-18 | 2006-10-26 | Canon Inc | 積層型半導体パッケージ |
JP2010177682A (ja) * | 2010-03-16 | 2010-08-12 | Nec Corp | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5851845A (en) | Process for packaging a semiconductor die using dicing and testing | |
US6756685B2 (en) | Semiconductor device | |
US7615871B2 (en) | Method and apparatus for attaching microelectronic substrates and support members | |
US5767447A (en) | Electronic device package enclosed by pliant medium laterally confined by a plastic rim member | |
US6380621B1 (en) | Semiconductor device and manufacturing method thereof | |
KR100743272B1 (ko) | 전극 기밀 밀봉을 이용한 고신뢰성 반도체 장치 | |
US6184570B1 (en) | Integrated circuit dies including thermal stress reducing grooves and microelectronic packages utilizing the same | |
US20090267217A1 (en) | Semiconductor device | |
KR20020065045A (ko) | 확장 패드들을 포함하는 반도체 칩 패키지 | |
JPH09260436A (ja) | 半導体装置 | |
KR960012647B1 (ko) | 반도체장치 및 그 제조방법 | |
JP2001168131A (ja) | 薄型相互接続構造 | |
US20060102998A1 (en) | Flip-chip component | |
JPS6094744A (ja) | 混成集積回路装置 | |
JP2001007472A (ja) | 電子回路装置およびその製造方法 | |
JPS60100443A (ja) | 半導体装置の実装構造 | |
JP3547303B2 (ja) | 半導体装置の製造方法 | |
JP2002134651A (ja) | ベースレス半導体装置およびその製造方法 | |
JPS6019658B2 (ja) | 半導体装置の実装構造 | |
JP2002231761A (ja) | 電子部品実装体および電子部品 | |
JPS59210649A (ja) | 半導体装置の実装構造 | |
JPH02105446A (ja) | 混成集積回路 | |
KR19980025890A (ko) | 리드 프레임을 이용한 멀티 칩 패키지 | |
JP2004273617A (ja) | 半導体装置 | |
JPH118334A (ja) | ボールグリッドアレイパッケージの中間体及び製造方法 |