KR100743272B1 - 전극 기밀 밀봉을 이용한 고신뢰성 반도체 장치 - Google Patents

전극 기밀 밀봉을 이용한 고신뢰성 반도체 장치 Download PDF

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KR100743272B1
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다다또모 스가
도시히로 이또
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샤프 가부시키가이샤
다다또모 스가
오키덴키 고교 가부시키가이샤
소니 가부시끼 가이샤
가부시끼가이샤 도시바
닛본 덴끼 가부시끼가이샤
후지쯔 가부시끼가이샤
마쯔시다덴기산교 가부시키가이샤
가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은, 밀봉 재료를 이용하는 일 없이, 틀 구조에 의해 기판 상에 형성된 전극을 밀봉함으로써 전극의 열화가 방지되어, 높은 신뢰성을 갖는 반도체 장치에 관한 것이다. 본 발명의 틀 구조는 기판 상에 형성된 전극을 밀봉한다. 틀 구조의 내부는 진공 또는 전극과 반응하지 않는 가스가 충전되고, 이것에 의해서, 산소나 수분에 의해 전극이 열화하는 것을 방지한다.
틀 구조, 전극, 기판, 밀봉 재료, 가스, 산소

Description

전극 기밀 밀봉을 이용한 고신뢰성 반도체 장치{HIGHLY RELIABLE SEMICONDUCTOR DEVICE USING HERMETIC SEALING OF ELECTRODES}
도 1은 본 발명의 반도체 장치에 이용하는 반도체 칩 (a) 및 인터포저 (b)의 상면도.
도 2는 본 발명의 제1 실시예의 반도체 장치의 실장 공정을 설명하는 개략도.
도 3은 본 발명의 반도체 장치에 이용하는 탄력성을 갖는 범프의 단면도.
도 4는 본 발명의 제2 실시예의 반도체 장치를 구성하는 2개의 기판의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 칩
2 : 인터포저
10, 20 : Si 기판
11, 21 : 전극
23 : 틀 구조
특허 문헌 1 : 일본특허 제3116926호 명세서
특허 문헌 2 : 일본특허공개 평11-214447호 공보
특허 문헌 3 : 일본특허공개 2001-156091호 공보
특허 문헌 4 : 일본특허공개 평11-233669호 공보
특허 문헌 5 : 일본특허공개 2000-320148호 공보
본 발명은, 밀봉 재료를 이용하는 일 없이, 틀 구조에 의해 기판 상에 형성된 전극을 밀봉함으로써 전극의 열화가 방지되어, 높은 신뢰성을 갖는 반도체 장치에 관한 것이다.
종래, 반도체 칩을 배선 기판 상에 실장하여 반도체 장치를 제작하기 위해서는, 반도체 칩 상의 본딩 패드와 배선 기판 상의 리드 사이를 금속 세선으로 결선하여 전기적으로 접속하는 와이어 본딩 기술이 이용되어 왔지만, 최근, 전자 기기에 대한 소형화 및 경량화의 요망이나 반도체 소자의 접속 단자 수의 증대에 대처하기 위해, 반도체 칩의 표면의 전극에 돌기 전극(이하, 「범프」라고 함)을 형성하고, 페이스다운 방식으로 배선 기판 상에 바로 붙이는 플립 칩 실장 기술이 이용되고 있다.
이 플립 칩 실장 기술에서는, 반도체 칩 상에 형성된 복수의 전극에 땜납이나 Au 등의 금속 재료를 이용하여 범프를 형성하고, 이들 복수의 범프와 배선 기판 상에 형성된 대응하는 복수의 전극을 위치 정렬을 한 후, 가열 압접한다. 반도체 장치의 신뢰성을 높이기 위해서, 반도체 칩과 배선 기판 사이에는, 주위 환경으로부터의 악영향, 예를 들면 산소나 수분에 의한 산화로부터 전극을 보호하기 위한 밀봉 수지로서 기능하고, 또한, 가열 압접 후의 냉각 시에 반도체 칩과 배선 기판의 열 팽창율 차에 의해 생긴 열 응력으로 범프가 파괴되는 것을 방지하는 열 응력 완충재로서 기능하는 언더필재가 공급된다.
언더필재의 공급 방법으로서는, 범프를 형성한 반도체 칩을 배선 기판에 가열 압접한 후에 액상의 수지를 반도체 칩과 배선 기판 사이에 충전하는 방법과, 액상의 수지나 수지 필름을 먼저 기판에 공급한 후, 반도체 칩을 배선 기판에 접합하는 방법이 있다.
그러나, 어느 방법이더라도, 언더필재를 공급하는 공정이 필요하고, 언더필재의 보관이나 사용 기한의 제약도 있으므로, 작업 효율의 저하나 코스트의 상승 등의 문제가 있었다.
또한, 환경 부하를 어떻게 저감하는가라는 관점으로부터, 일렉트로닉스에서의 실장 기판 등의 많은 부품을 접합한 제품으로부터 부품을 분해 회수하여 리사이클하는 것이 과제로 되어 있지만, 언더필재를 사용한 경우, 분해 시에 언더필재의 제거가 곤란하였다.
또한, 반도체 장치의 박형화와 함께, 반도체 칩과 배선 기판의 간격이 좁게 되어, 기판 상에 형성되는 배선 간의 협피치화가 진행됨에 따라서, 수지를 배선 사이에 충분히 충전하는 것이 곤란하게 된다.
따라서, 언더필재와 같은 수지를 사용하지 않고서, 반도체 칩 및 배선 기판 상의 전극의 열화를 방지하고, 반도체 칩과 배선 기판 사이의 열 응력을 완충하여, 반도체 장치의 신뢰성을 확보하는 수단을 검토할 필요가 있다.
언더필재를 사용하지 않고서, 범프를 갖는 반도체 칩과 배선 기판 사이의 열 응력을 완충하는 수단으로서, 예를 들면, 특허 문헌 1에는, 반도체 칩에 형성된 범프의 주위 하부에 저탄성층을 형성하여 열 응력을 완충하는 구조가 개시되어 있다.
또한, 범프 자체에 탄력성을 부여하여 열 응력을 완충하는 것도 행해지고 있다. 예를 들면, 특허 문헌 2나 특허 문헌 3에는, 땜납 범프 내부에 보이드를 형성함으로써 열 응력을 완충하는 구조가 개시되어 있다. 특허 문헌 4에는, 폴리이미드나 아크릴 등의 감광 수지로 이루어지는 코어에 Ni 도금 등을 실시한 범프를 형성하여, 수지의 탄력성을 이용하여 열 응력을 완충하는 구조가 개시되어 있다. 특허 문헌 5에는, 땜납 접합부에 U자형의 탄성 부재를 이용하여 집적 회로와 실장 기판 사이에 발생하는 열 응력을 완충하는 구조가 개시되어 있다.
또한, 10㎛ 피치를 하회하는 미세한 접합에서는, 범프 접속이 곤란하게 되고, 또한, 접합부에 이종 재료가 존재하면 접합 시의 확산 반응에 의해서 접합부의 재질이 변화하여 신뢰성을 확보할 수 없게 되기 때문에, 접합부로부터 이종 재료를 배제하여 반도체 칩 상에 형성된 전극과 배선 기판 상에 형성된 전극을 직접 접촉시키는 범프리스 구조를 채용할 필요가 나온다.
동일한 재질의 기판끼리 접합하는 경우(예를 들면, Si 칩끼리 접합하는 경우나 Si 칩을 Si 인터포저 기판에 실장하는 경우)에는, 열 응력의 발생을 고려할 필요는 없지만, 다른 재질의 기판을 접합하는 경우(예를 들면, Si 칩을 프린트 배선 기판의 수지 기판에 실장하는 경우), 범프리스 구조에서 접합부에 관한 응력은 2개의 기판의 양자의 변형에 의해 완충하게 되기 때문에, 기판 자체가 탄력성을 갖도록 기판을 가능한 한 박형화한다.
현재, 두께 50㎛의 박형 Si 웨이퍼가 대량 생산되고, 또한 30㎛ 이하의 두께의 웨이퍼가 개발되어 있다.
그러나, 상기의 종래의 기술에서는, 언더필재를 이용하는 일 없이, 언더필재가 갖는 응력 완충 기능을 달성하는 것은 가능하지만, 전극의 열화를 방지하는 밀봉 기능에 대한 검토는 되어 있지 않다.
또한, 일렉트로닉스의 분야에서, 리페어, 리워크라고 하는 수율의 향상에 관한 단기적 시점으로부터의 과제, 및 리사이클, 리유즈와 같은 순환 경제 사회에서의 제조업의 근간에 관한 장기적인 시점으로부터의 과제로서, 분리 가능한 실장 기술의 개발이 중요시되고 있지만, 종래의 실장 기술에서는, 반도체 칩의 전극과 배선 기판의 전극을 접합함으로써 반도체 장치를 제작하고 있기 때문에, 반도체 칩을 배선 기판으로부터 분리하였을 때에 전극이 파손되어, 반도체 칩이나 배선 기판을 재이용하는 것이 곤란하였다.
따라서, 본 발명의 목적은, 반도체 칩이 배선 기판에 실장된 반도체 장치로서, 밀봉 수지를 이용하는 일 없이, 높은 신뢰성을 갖는 반도체 장치를 제공하는 것에 있고, 또한, 높은 신뢰성을 유지하면서, 반도체 칩과 배선 기판을 용이하게 분리하는 것이 가능한 반도체 장치를 제공하는 것에 있다.
본 발명은, 1 또는 복수의 전극이 형성된 제1 기판과, 1 또는 복수의 전극이 형성된 제2 기판과, 틀 구조를 포함하고,
제1 기판 상에 형성된 1 또는 복수의 전극의 각각이 제2 기판 상에 형성된 대응하는 1 또는 복수의 전극의 각각에 전기적 접속하며,
틀 구조가 제1 및 제2 기판 상에 형성된 전극을 둘러싸고, 이것에 의해서 이들 전극이 기밀 밀봉되며,
제1 기판과 제2 기판이 틀 구조를 개재하여 접합되어 있는 반도체 장치를 제공한다.
본 발명에서, 제1 기판 및 제2 기판의 조합에는, Si 기판-Si 기판(반도체 칩끼리, 반도체 칩과 인터포저), Si 기판-프린트 배선 기판(플렉시블 기판도 포함함), Si 기판-화합물 반도체 기판(GaAs, InP 등의 기판), 화합물 반도체 기판과 프린트 배선 기판의 조합 등이 포함된다. 상기 조합에서 어느 하나의 기판을 제1 기판으로 하여도 된다.
본 발명의 반도체 장치에서, 이 틀 구조 내부는 진공이거나, 그 내부에 질소, 불활성 가스, 및 이들의 혼합물 중 어느 하나가 밀봉되어 있다. 이에 의해, 반도체 칩 및 배선 기판 상에 형성된 전극이 산소나 수분에 의해 열화하지 않도록 보호하여, 전기적 접속의 파괴를 방지한다.
본 발명에 있어서, 「진공」이란, 대기압보다도 낮은 압력 상태를 의미한다. 또한, 「불활성 가스」로서, 아르곤 등의 희가스를 들 수 있다.
본 발명에 따른 반도체 장치는, 제1 기판 상에 형성된 1 또는 복수의 전극의 각각과 제2 기판 상에 형성된 대응하는 1 또는 복수의 전극의 각각이 접합되는 일 없이, 전극끼리의 접촉에 의해서 전기적 접속이 달성되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 틀 구조가 제1 기판 및 제2 기판 중 적어도 한 쪽의 기판으로 분리 가능하게 접합되어 있는 것을 특징으로 한다.
본 발명의 반도체 장치에서, 반도체 칩 상에 형성된 전극과 배선 기판 상에 형성된 전극이 접합되지 않고서 전극끼리의 접촉으로 전기적 접속이 달성되어 있기때문에, 반도체 칩과 배선 기판을 틀 구조를 개재하여 분리 가능하게 접합하면, 전극을 파손하지 않고서 용이하게 분해할 수 있어, 반도체 장치의 리페어나 리사이클 등을 행하는 데 유리하다.
또한, 상기한 바와 같이, 본 발명의 반도체 장치에서, 전극이 틀 구조에 의해 기밀 밀봉되어 있기 때문에, 반도체 칩의 전극과 배선 기판의 전극이 단순히 접촉에 의해서 전기적 접속되어 있는 경우에도, 산소나 수분에 의해서 전극의 접촉부가 열화하여 전기적 접속이 파괴되는 일이 없다.
틀 구조를 접합하는 방법은, 틀 구조나 틀 구조를 접합하는 기판의 재질에 의존하지만, 틀 구조를 분리 가능하게 접합할 수 있으면, 어떤 접합 방법을 이용하여도 된다. 예를 들면, 땜납재에 의해 틀 구조를 접합할 수 있다.
이렇게 하여, 배선 기판으로부터 반도체 칩을 분리할 때에 전극을 파손하지 않고, 상기 배선 기판이나 칩을 재이용하는 것이 가능하게 된다.
본 발명의 반도체 장치에서, 제1 기판 및 제2 기판 상에 형성된 전극의 표면을 청정화 처리할 수 있다.
본 발명에서, 전기적 접속을 접촉에 의해 달성하고 있기 때문에, 접촉 저항을 내리기 위해서, 접촉 표면 상의 산화물이나 흡착된 유기물 등을 제거하여, 접촉 표면을 청정화하는 것이 유효하다.
청정화할 접촉 표면에, 진공 중에서 플라즈마, 가속된 이온 빔이나 고속 원자 빔(FAB) 또는 래디컬 빔이나 레이저 등의 에너지파를 조사함으로써, 산화물이나 유기물 등을 제거한다. 이 청정화 처리는, 진공 중에서 상기 에너지파를 소정의 영역에 조사할 수 있는 장치이면 어떤 장치를 이용하여도 행할 수 있다.
본 발명에 따른 제1 실시예의 반도체 장치는, 제1 기판 상에 형성된 1 또는 복수의 전극의 각각과 제2 기판 상에 형성된 대응하는 1 또는 복수의 전극의 각각이, 탄력성을 갖는 범프를 개재하여 전기적 접속되어 있는 것을 특징으로 한다.
통상적으로, 기판 상의 전극에 범프를 형성하면 범프 높이에 변동이 생긴다. 기밀 밀봉용의 틀 구조를 갖지 않는 종래의 반도체 장치의 경우에는, 범프와 대응하는 전극을 땜납 접합함으로써 전기적 접속을 달성하기 때문에, 범프 높이의 변동은 땜납층의 두께에 의해 흡수된다.
한편, 본 발명에 따른 반도체 장치는, 틀 구조를 기판에 접합하기 때문에, 범프 높이에 변동이 있으면, 충분한 기밀 밀봉을 확보하면서, 범프와 대응하는 전극과의 전기적 접속을 달성할 수 없다. 그러나, 틀 구조와 범프에서는 패턴이 서로 다르기 때문에, 평탄화 처리에서 이들의 높이를 가지런히 하는 것이 곤란하다. 또한, 하나의 기판 상에서 틀 구조와 범프의 높이를 가지런히 하는 것이 가능하다고 하여도, 다른 쪽의 기판 상의 전극 표면과 틀 구조에 대응하는 패턴면의 높이에 차이가 있으면, 틀 구조와 범프의 높이를 이상적인 높이로 가지런히 하여, 충분한 기밀 밀봉 및 확실한 전기적 접속을 달성하는 것은 곤란하다.
따라서, 본 발명의 제1 실시예의 반도체 장치에서는, 탄력성을 갖는 범프를 이용하여, 이 탄력성에 의해 범프 높이의 변동을 흡수한다.
또한, 본 발명에 따르면, 틀 구조를 기판에 접합하면, 탄력성을 갖는 범프는 압축되어 대응하는 전극에 접촉하기 때문에, 범프를 대응하는 전극에 접합하지 않더라도, 전기적 접속을 달성하는 것이 가능하다. 또한, 틀 구조를 기판에 접합함으로써 반도체 장치를 구성하기 때문에, 종래의 반도체 장치와 같이 범프를 대응하는 전극에 접합하지 않더라도, 반도체 장치를 구성할 수 있다.
이 제1 실시예에서, 상기의 탄력성을 갖는 범프의 용수철 상수는, 예를 들면, 1000N/m 이하와 같이 작은 것을 특징으로 한다. 범프의 용수철 상수가 작기 때문에, 반도체 칩을 배선 기판에 실장할 때에 범프가 압축되었을 경우, 범프의 반작용에 의해 반도체 칩 및 배선 기판 상에 형성된 전극에 가해지는 응력이 저감하여, 전극 하부에 형성된 배선층에 데미지를 주는 일이 없어, 전극 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
본 발명에 따른 제2 실시예의 반도체 장치는, 제1 기판 상에 형성된 1 또는 복수의 전극의 각각과 제2 기판 상에 형성된 대응하는 1 또는 복수의 전극의 각각이, 범프리스 구조에 의해 전기적 접속되어 있는 것을 특징으로 한다.
전극이 고밀도화/미세화되면, 제1 실시예에서 이용한 바와 같은 범프를 형성하는 것은 매우 곤란하다. 또한, 접합 시의 확산 반응에 의한 재질 변화를 방지하여 신뢰성을 확보하기 위해서는, 전극 사이로부터 이종 재료를 배제하는 것이 바람직하다.
따라서, 본 발명의 제2 실시예의 반도체 장치에서는, 범프를 이용하지 않고서 직접 전극끼리 접촉시킴으로써, 전기적 접속을 달성한다.
이 실시예에서는, 틀 구조와 전극의 높이를 화학적 기계 연마 등의 기술을 이용하여 평탄화 처리에서 가지런히 할 수 있기 때문에, 충분한 기밀 밀봉을 확보하면서, 확실한 전기적 접속을 달성하는 것이 가능하다.
이 제2 실시예에서, 제1 기판 및 제2 기판 중 적어도 한 쪽의 기판의 두께, 또는 제1 기판 및 제2 기판의 양쪽 기판의 두께를 50㎛ 이하로 한다.
제2 실시예에서는, 제1 실시예와는 달리, 2개의 기판 상에 형성된 전극 사이의 접촉부가 범프리스 구조로 구성되어 있기 때문에, 2개의 기판 간의 열 팽창율 차에 기인하는 열 응력은 기판의 변형으로 완충되게 된다. 따라서, 반도체 장치의 신뢰성을 확보하기 위해, 기판을 가능한 한 박형화할 필요가 있다. 또한, 전극끼리 직접 접촉시키기 때문에, 전극 높이에 분포가 있는 경우에도, 기판을 박형화하면 기판 자체가 탄력성을 갖게 되어, 전극끼리의 직접 접촉을 보증할 수 있다.
본 발명에 따르면, 반도체 칩 및 배선 기판 상에 형성된 전극을 둘러싸는 틀 구조를 형성하고, 이 틀 구조에 의해 전극을 기밀 밀봉하기 때문에, 밀봉 수지를 이용하는 일 없이 전극의 열화를 방지할 수 있어, 높은 신뢰성을 갖는 반도체 장치 를 얻는 것이 가능하다.
또한, 전극끼리 접합하지 않고서 전극 간의 접촉만으로 전기적 접속을 달성하고, 또한, 상기의 틀 구조를 분리 가능하게 기판에 접합하기 때문에, 기판의 분리가 용이하게 되어, 재이용이 가능하게 된다.
<실시예>
제1 실시예 :
본 발명에 따른 제1 실시예의 반도체 장치는, 제1 기판을 제2 기판에 실장함으로써 제작되고, 제1 기판 상에 형성된 전극과 제2 기판 상에 형성된 전극이, 범프를 개재하여 전기적 접속하고 있는 것을 특징으로 한다.
구체예로서, Si 기판을 이용한 반도체 칩과 Si 기판을 이용한 인터포저를 범프 접속한 반도체 패키지를 들 수 있다.
도 1의 (a)에 도시한 바와 같이, 반도체 칩(1)의 Si 기판(10) 상에는, 통상의 재료 및 방법을 이용하여, 1 또는 복수의 전극(11) 및 그 밖의 회로(도시 생략)가 형성되어 있다.
도 1의 (b)에 도시한 바와 같이, 인터포저(2)의 Si 기판(20) 상에는, 1 또는 복수의 전극(21) 및 그 밖의 회로(도시 생략)가 형성되어 있다. 또한, 1 또는 복수의 전극(21)을 둘러싸는 틀 구조(23)가 형성되어 있다.
도 2에 도시한 바와 같이, 1 또는 복수의 전극(21)의 각각에는 탄력성을 갖는 범프(22)가 접합되어 있다. Si 기판(10) 상에 형성된 복수의 전극(11)의 배치는 Si 기판(20) 상에 형성된 복수의 전극의 배치와 대응하고 있기 때문에, 틀 구조 (23)를 Si 기판(10)에 접합하여 반도체 칩(1)을 인터포저(2)에 실장하면, Si 기판(10) 상에 형성된 1 또는 복수의 전극(11)의 각각이 Si 기판(20) 상에 형성된 대응하는 범프(22)의 표면에 접촉하여, 전기적 접속이 달성된다.
여기서, 「대응한다」라 함은, 제1 기판을 제2 기판에 실장하였을 때, 제1 기판 상에 형성된 전극과 제2 기판 상에 형성된 전극이 전기적 접속할 수 있는 위치 관계에 있는 것을 말한다.
도 3은 인터포저(2)에 형성된 1조의 전극 및 범프의 단면도이다. 인터포저(2)는, Si 기판(20) 상에, 통상의 재료 및 방법을 이용하여, 전극(21) 및 그 밖의 회로를 형성하고, 전극(21) 상에 전기적 접속하기 위한 영역 이외의 영역에 보호막(24)을 형성함으로써 제작된다.
전극(21) 상에 직접 범프(22)를 형성할 수도 있지만, 전극(21)과 범프(22) 사이에서의 조성물의 확산 방지나 접착 강도를 향상시킬 목적으로 중간층(25)을 전극(21) 상에 형성하고, 그 위에 범프(22)를 형성하는 것이 바람직하다.
탄력성을 갖는 범프는, 종래의 방법, 예를 들면, 리소그래피 기술을 이용하여 기판에 형성된 전극 상에 적층함으로써, 또는, 범프를 별개로 제작하여, 종래의 접합 기술 또는 상기한 상온 접합 기술을 이용하여 기판에 형성된 전극 상에 접합함으로써, 범프를 전극 상에 형성할 수 있다.
또한, 본 발명에서, 탄력성을 갖는다면 어떤 형상의 범프도 이용할 수 있다. 예를 들면, 도 3의 (a)에 도시하는 용수철 범프(221), 도 3의 (b) 및 (c)에 도시하는 수지 코어 범프(222 및 223), 도 3의 (d)에 도시하는 중공 범프(224) 등을 이용 할 수 있다.
도 3의 (a)는, 하나의 구체예로서 크랭크 형상의 용수철 구조체를 갖는 용수철 범프(221)를 도시하고 있지만, U자형이나 나사 형상의 용수철 구조체를 이용할 수 있다. 도 3의 (b)는 수지 코어 범프의 하나의 구체예를 도시한다. 수지 코어 범프(222)는, 수지 코어(222a)를 전극(21) 상에 배치하고, 그 위에 도전성 피막(222b)을 형성하여 전기적 접속을 가능하게 한다. 또한, 도 3의 (c)는 수지 코어 범프의 또 하나의 구체예를 도시한다. 이 수지 코어 범프(223)는, 복수의 수지 비즈(223a)가 도전체(223b) 중에 분산된 구조를 갖고 있다. 도 3의 (d)는 중공 범프의 하나의 구체예를 도시한다. 이 중공 범프(224)는, 도전체의 범프의 내부에 보이드가 형성된 구조를 갖고 있다.
구체적으로는, 중간층(25) 상에, 폴리이미드 감광성 수지를 이용하여 수지 코어(222a)를 형성하고, 전극(21)과 전기적 접속을 가능하게 하기 위해, 수지 코어(222a)의 주위에 Ni 도금에 의해 도전성 피막(222b)을 형성하여 수지 코어 범프(222)를 형성한다.
또한, 틀 구조(23)는, Sn, Pb, Au 또는 이들의 합금, Cu, 또는 Ni 등, 도금으로 후막 형성할 수 있는 재료로 형성할 수 있다. 또한, 틀 구조 형성 후, 그 표면을 접합하기 쉬운 재료로 피복할 수도 있다.
틀 구조(23)의 접합은, 가열 접합, 상온 접합 등의 기술을 이용하여 적절하게 행할 수 있다. 예를 들면, 틀 구조(23)를 Ni 도금에 의해 형성한 경우, 납땜에 의해 Si 기판(10)에 접합할 수 있다.
도 2에 도시한 바와 같이, Si 기판(20) 상에 형성된 틀 구조(23)를 Si 기판(10)에 접합하였을 때에, 범프(22)의 표면이 Si 기판(10) 상에 형성된 전극(11)에 접촉하여 전기적 접속을 달성하도록, 틀 구조(23)의 높이를 조정한다. 이를 위해서는, 예를 들면, 전극(11), 범프(22) 및 전극(21)의 높이의 총합이 틀 구조(23)의 높이보다도 근소하게 높게 되도록 설정한다. 이렇게 하여, 반도체 칩(1)을 인터포저(2)에 실장하였을 때, 범프(22)가 압축되어, 범프(22)의 표면이 기판 상의 전극에 접촉하여, 전기적 접속이 달성된다.
종래 기술에 의해 기판 상에 복수의 범프를 접합하였을 때, 변동에 의한 기판 내의 범프 높이의 최대 차는 약 1㎛이기 때문에, 반도체 칩을 복수의 범프가 접합된 배선 기판에 실장하여, 복수의 범프의 전부를 전극에 접촉시키기 위해서는, 가장 높은 범프를 적어도 1㎛ 압축하게 된다. 이 때, 종래의 범프를 이용한 경우, 압축된 범프의 반작용에 의해 반도체 칩 및 배선 기판 상에 형성된 전극 패드 당 가해지는 응력은 약 50gf이지만, 반도체 장치의 소형화, 박형화의 진행에 수반하여 반도체 칩이나 배선 기판이 박형화된 경우, 상기 응력이 전극 패드에 가해지면 반도체 장치의 고장으로 연결되기 때문에, 전극 패드에 가해지는 응력을 작게 할 필요가 있다.
따라서, 본 발명에서, 복수의 범프 및 틀 구조의 높이의 최대 차를 1㎛ 이내로 한다. 즉, 반도체 칩(1)을 인터포저(2)에 실장하였을 때, 가장 높은 범프의 최대 압축량이 1㎛로 된다. 여기서, 전극 패드 당 가해지는 최대 허용 압력을, 예를 들면 1gf로 설정한 경우, 허용되는 범프의 용수철 상수 k는, 1gf/1㎛=1000N/m으로 된다.
즉, 본 발명에서, 범프의 용수철 상수가 1000N/m 이하인 것이 바람직하다.
범프의 용수철 상수가 작음으로써, 반도체 칩을 배선 기판에 실장하여 범프를 압축하였을 때, 범프의 반작용에 의해 반도체 칩 및 배선 기판 상에 형성된 전극에 가해지는 응력을 저감할 수 있기 때문에, 전극 하부에 형성된 배선층에 데미지를 주는 일이 없어, 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
틀 구조(23)를 Si 기판(10)에 접합하면, Si 기판(10) 및 Si 기판(20) 상에 형성된 전극은 틀 구조(23)에 의해 기밀 밀봉되고, 틀 구조 내부에 공간(30)이 형성된다. 공간(30)은 진공, 즉 대기압보다도 낮은 압력 상태로 유지된다. 혹은, 공간(30)에는, 전극과 반응하지 않는 가스, 예를 들면 질소 또는 아르곤 등의 불활성 가스 또는 이들의 혼합물이 밀봉된다.
전극의 주위는 진공이거나 전극과 반응하지 않는 가스 분위기이기 때문에, 전극이 열화하여 전기적 접속이 파괴되는 일이 없다.
이들 범프(22)의 표면이 Si 기판(10) 상에 형성된 대응하는 복수의 전극(11)의 각각에 접촉하도록 위치 정렬을 한 후, Si 기판(20) 상에 형성된 틀 구조(23)를 반도체 칩(1)에 접합함으로써 반도체 칩(1)을 인터포저(2)에 실장하여, 도 2에 도시하는 제1 실시예의 반도체 장치를 제작한다.
이 실시예에서, 진공 중에서 아르곤 고속 원자 빔을 조사할 수 있는 세정 장치(도시 생략) 속에서, Si 기판(10) 상의 전극(11)의 표면 및 Si 기판(20) 상에 형성된 수지 코어 범프(222)의 표면에 아르곤 고속 원자 빔을 조사함으로써 표면 상 의 산화물이나 유기물 등의 부착물을 제거하여, 이들 표면을 청정화할 수 있다.
이에 의해, 전극 간의 접촉 저항이 저감된다.
이 실시예에서, Si 기판(10) 상에 틀 구조(23)를 형성하고, 이 틀 구조(23)를 Si 기판(20)에 접합할 수도 있고, 틀 구조를 Si 기판(10) 및 Si 기판(20)의 양쪽 기판 상에 형성하고, 2개의 틀 구조끼리 접합하여도 된다. 또한, 탄력성을 갖는 범프(22)를 Si 기판(10) 상에 형성된 전극(11)에 형성하고, 범프(22)와 Si 기판(20) 상에 형성된 전극(21)을 접촉시킴으로써 전기적 접속을 달성할 수도 있다.
제2 실시예 :
본 발명에 따른 제2 실시예의 반도체 장치는, 제1 기판을 제2 기판에 실장함으로써 제작되고, 제1 기판 상에 형성된 전극과 제2 기판 상에 형성된 전극이, 범프리스 구조에 의해 전기적 접속하고 있는 것을 특징으로 한다.
구체예로서, Si 기판을 이용한 반도체 칩과 Si 기판을 이용한 인터포저를 범프리스 접속한 반도체 패키지를 들 수 있다.
도 4에 도시한 바와 같이, 반도체 칩(1)의 Si 기판(10) 상에는, 통상의 재료 및 방법을 이용하여, 1 또는 복수의 전극(11) 및 그 밖의 회로가 형성되어 있다. 보다 구체적으로는, Si 기판(10) 상에는, 반도체 소자의 배선층(16)이 형성되고, 그 위에 절연층(17)이 형성되어 있다. 또한, 이 위에 도전 금속 등으로 이루어지는 접지 배선층(18)이 형성되어 있다.
절연층(17) 및 접지 배선층(18)에는, 배선층(16)에 도달하는 쓰루홀이 형성되고, 이 쓰루홀 내에 형성된 접속 배선에 의해 전극(11)은 배선층(16)과 전기적 접속하고 있다.
또한, 접지 배선층(18)에는, 절연층(17)에 도달하는 쓰루홀이 형성되고, 이 쓰루홀 내에 형성된 틀 구조(13)에 의해 1 또는 복수의 전극(11)이 둘러싸여 있다.
이들 틀 구조(13)는, Sn, Pb, Au 또는 이들의 합금, Cu, 또는 Ni 등, 도금으로 후막 형성할 수 있는 재료로 형성할 수 있다.
또한, 틀 구조(13)의 표면을 접합하기 쉬운 재료로 피복할 수도 있다.
인터포저(2)의 Si 기판(20) 상에도, 반도체 칩(1)과 마찬가지로, 반도체 소자의 배선층(26), 절연층(27) 및 접지 배선층(28)이 형성되고, 또한, 1 또는 복수의 전극(21)을 둘러싸는 틀 구조(23)가 형성되어 있다.
Si 기판(10) 상에 형성된 복수의 전극(11)의 배치는 Si 기판(20) 상에 형성된 복수의 전극(21)의 배치와 대응하고 있기 때문에, 틀 구조(13)와 틀 구조(23)를 접합하여 반도체 칩(1)을 인터포저(2)에 실장하면, Si 기판(10) 상에 형성된 1 또는 복수의 전극(11)의 각각이 Si 기판(20) 상에 형성된 대응하는 1 또는 복수의 전극(21)의 각각에 접촉하여, 전기적 접속이 달성된다.
틀 구조끼리의 접합은, 가열 접합, 상온 접합 등의 기술을 이용하여 적절하게 행할 수 있다. 예를 들면, 틀 구조(13 및 23)를 Ni 도금으로 형성한 경우, 납땜에 의해 틀 구조끼리 접합할 수 있다.
또한, 제2 실시예에서, 제1 기판 및 제2 기판 중 적어도 어느 한 쪽의 기판, 바람직하게는 양쪽 기판의 두께를 가능한 한 박형화하여, 기판 자체에 탄력성을 부여한다. 이에 의해, 복수의 전극(11)의 각각과 복수의 전극(21)의 각각의 접촉을 보증할 수 있고, 또한, 2개의 기판의 재질이 서로 다른 경우이어도, 열 응력을 완충할 수 있으므로, 반도체 장치의 신뢰성을 향상시킬 수 있다. 예를 들면, 기판의 두께를 50㎛ 이하, 바람직하게는 30㎛ 이하로 한다.
틀 구조(13)와 틀 구조(23)를 접합하면, 전극(11 및 21)은 틀 구조에 의해 기밀 밀봉되어, 틀 구조 내부에 공간(30)이 형성된다. 공간(30)은 진공, 즉 대기압보다도 낮은 압력 상태로 유지된다. 혹은, 공간(30)에는, 전극과 반응하지 않는 가스, 예를 들면 질소 또는 아르곤 등의 불활성 가스, 또는 이들의 혼합물이 밀봉된다.
전극의 주위는 진공이거나 전극과 반응하지 않는 가스 분위기이기 때문에, 전극이 열화하여 전기적 접촉이 파괴되는 일이 없다.
이 실시예에서, 진공 중에서 아르곤 고속 원자 빔을 조사할 수 있는 세정 장치(도시 생략) 속에서, Si 기판(10) 상의 전극(11)의 표면 및 Si 기판(20) 상에 형성한 전극(21)의 표면에 아르곤 고속 원자 빔을 조사함으로써 표면 상의 산화물이나 유기물 등의 부착물을 제거하여, 이들 표면을 청정화할 수 있다. 이에 의해, 전극 간의 접촉 저항이 저감된다.
이 실시예에서, Si 기판(10) 상에만 틀 구조(13)를 형성하고, 이 틀 구조(13)를 Si 기판(20)에 접합할 수도 있고, Si 기판(20) 상에만 틀 구조(23)를 형성하고, 이 틀 구조(23)를 Si 기판(20)에 접합할 수도 있다.
본 발명의 반도체 장치 및 그 제조 방법에 대하여 대표예를 이용하여 설명하였지만, 상기 설명은 단순히 본 발명을 예시하는 것이고, 본 발명을 한정하는 것은 아니다.
본 발명에 따르면, 반도체 칩이 배선 기판에 실장된 반도체 장치로서, 밀봉 수지를 이용하는 일 없이, 높은 신뢰성을 갖는 반도체 장치가 제공되고, 또한, 높은 신뢰성을 유지하면서, 반도체 칩과 배선 기판을 용이하게 분리하는 것이 가능한 반도체 장치가 제공된다.

Claims (10)

1 또는 복수의 전극이 형성된 제1 기판과, 1 또는 복수의 전극이 형성된 제2 기판과, 틀 구조를 포함하고,
제1 기판 상에 형성된 1 또는 복수의 전극의 각각과 제2 기판 상에 형성된 대응하는 1 또는 복수의 전극의 각각이 접합되는 일 없이, 전극끼리의 상시 접촉에 의해서 전기적 접속이 달성되며,
틀 구조가 제1 및 제2 기판 상에 형성된 전극을 둘러싸고, 이것에 의해서 이들 전극이 기밀 밀봉되며,
제1 기판과 제2 기판이 틀 구조를 개재하여 접합되어 있는 반도체 장치.
제1항에 있어서,
틀 구조 내부가 진공인 반도체 장치.
제1항에 있어서,
틀 구조 내부에 질소, 불활성 가스, 및 이들의 혼합물 중 어느 하나가 밀봉되어 있는 반도체 장치.
삭제
제1항에 있어서,
틀 구조가 제1 기판 및 제2 기판 중 적어도 한 쪽의 기판으로 분리 가능하게 접합되어 있는 반도체 장치.
제5항에 있어서,
틀 구조가 땜납재에 의해 기판에 접합되어 있는 반도체 장치.
제1항에 있어서,
제1 기판 및 제2 기판 상에 형성된 전극의 표면이 청정화 처리되어 있는 반도체 장치.
제1항에 있어서,
제1 기판 상에 형성된 1 또는 복수의 전극의 각각과 제2 기판 상에 형성된 대응하는 1 또는 복수의 전극의 각각이, 탄력성을 갖는 범프를 개재하여 전기적 접속되어 있는 반도체 장치.
제8항에 있어서,
탄력성을 갖는 범프의 용수철 상수가 1000N/m 이하인 반도체 장치.
제1항에 있어서,
제1 기판 상에 형성된 1 또는 복수의 전극의 각각과 제2 기판 상에 형성된 대응하는 1 또는 복수의 전극의 각각이, 범프리스 구조에 의해 전기적 접속되어 있는 반도체 장치.
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