DE112007003111B4 - Verfahren zum Aufnehmen bestehender Siliziumchips in dreidimensional integrierte Stapel, Vorrichtung und System - Google Patents

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Abstract

Vorrichtung, welche umfasst:einen ersten Chip (110; 510), welcher einen Mehr-Kern-Prozessor und eine erste Bauelementseite (120) und eine erste Rückseite (125) gegenüber der ersten Bauelementseite (120), wobei die erste Bauelementseite (120) benachbart zu einem Gehäusesubstrat (310; 810) und damit gekoppelt ist, und mehrere leitfähige Substrat-Durchkontaktierungen (130) umfasst, wobei der erste Chip (110; 510) einen Oberflächenbereich aufweist; undmehrere zweite Chips (210; 610A, 610B, 620), die auf einem jeweiligen Kern des Mehr-Kern-Prozessors angeordnet sind, wobei jeder der mehreren zweiten Chips (210; 610A, 610B, 620) mehrere Kontaktpunkte, gekoppelt mit den Substrat- Durchkontaktierungen (130) des ersten Chips (110; 510), umfasst, wobei die mehreren zweiten Chips (210; 610A, 610B, 620) angeordnet sind, um zusammen einen Oberflächenbereich einzuschließen, der dem Oberflächenbereich des ersten Chips (110; 510) entspricht, und jeder der mehreren zweiten Chips (210; 610A, 610B, 620) eine zweite Bauelementseite und eine zweite Rückseite gegenüber der zweiten Bauelementseite umfasst, wobei die zweite Bauelementseite benachbart zur ersten Rückseite (125) des ersten Chips (110) und damit gekoppelt ist.

Description

  • Gebiet der Erfindung
  • Die Erfindung betrifft das Gebiet der Gehäusetechnik und Verkapselung integrierter Schaltkreise.
  • Hintergrund der Erfindung
  • Es werden Anstrengungen gemacht, Chips oder Halbleiterplättchen zu stapeln, um die Leistungsfähigkeit zu erhöhen, ohne mehr Raum (bspw. einen größeren Teil der Oberfläche) auf einer gedruckten Leiterplatte in Anspruch zu nehmen. Diese Anstrengungen sind insbesondere getrieben durch Anforderungen für anspruchsvolle Mobiltelefone, Smartphones und weitere mobile Vorrichtungen. Chiphersteller haben dynamisches RAM und statisches RAM (DRAM und SRAM), Flash-Speicher und andere Speicher in einer Struktur oder einem Stapel verbundener integrierter Schaltungen integriert, wobei diese Integrationsbemühungen jedoch historisch beschränkt geblieben sind aufgrund des zusätzlichen Raumbedarfs der Verdrahtungstechnik (bspw. mit Hilfe des Draht-Bondens), wodurch die Chips verbunden werden. Die Chip- oder Halbleiterplättchen-Stapelungs-Technologie (stacking technology) verbindet zwei oder eine noch größere Anzahl an Halbleiterplättchen miteinander, um eine Struktur aus verbundenen integrierten Schaltkreisen zu bilden. Die Chips oder Halbleiterplättchen können mit Hilfe von Zwischenverbindungs-Verdrahtungen entlang den Seiten des Stapels oder mit Hilfe von metallischen Vias an den Übergängen von einem Halbleiterplättchen zu einem anderen Halbleiterplättchen miteinander verbunden werden.
  • Ein üblicher Ansatz zum Stapeln von Chips oder Halbleiterplättchen wird mit Face-to-Face-Bonden bezeichnet. In dieser Konfiguration werden die Seiten mit Bauelementen von etwa zwei jeweiligen Halbleiterplättchen so übereinander gestapelt, dass die Seiten mit Bauelementen einander gegenüber liegen und metallische Vias die Halbleiterplättchen an dem Übergang von dem einen Halbleiterplättchen zum anderen Halbleiterplättchen elektrisch verbinden. In einer Darstellung einer Face-to-Face gebondeten Struktur mit verbundenen integrierten Schaltungen sind eine zentrale Verarbeitungseinheit (CPU) oder ein Logik-Chip und ein Speicher-Chip (bspw. ein SRAM-Chip oder ein DRAM-Chip) zusammen in einer Face-to-Face gebondeten Konfiguration gestapelt. An den Hauptteil der CPU oder des Logik-Chips kann eine Wärmesenke angebracht sein, und die Leistungsaufnahme- und Eingangs-/Ausgangs-(IO)-Verbindungen zu dem Gehäuse oder der Leiterplatte sind mittels Höcker-Technologie an dem Hauptteil des Speicher-Halbleiterplättchens angebracht. Es können Durchkontaktierungen durch Silizium (through-silicon-vias, TSVs) verwendet werden, um durch das Speicher-Halbleiterplättchen zu laufen und eine Verbindung zu dem metallischen Übergang von einem Halbleiterplättchen zum anderen Halbleiterplättchen zuschaffen.
  • In dem vorstehend genannten Beispiel ist, da die Durchkontaktierungen durch Silizium durch das aktive Siliziumgebiet des Speichers des zweiten Halbleiterplättchens (bspw. eines Speicher-Halbleiterplättchens) laufen, ein ausreichendes Gebiet in dem Schaltkreis zuzuweisen, um die Durchkontaktierung durch Silizium zu ermöglichen. Diese Durchkontaktierungen/Vias können größer (mehr als das zehnfache) der minimalen Gestaltungsregeln für ein gegebenen Prozess sein aufgrund von Leistungs-/Energieabgabeerfordernissen. Leistung/Energie für beide Halbleiterplättchen wird über die Durchkontaktierungen durch Silizium zugeführt. Leistungs-/Energieanforderungen geben vor, dass etwa eine Durchkontaktierung durch Silizium pro Höcker-Kontakt vorzusehen ist. Bei der Flip-Chip-Technik werden die Höcker (bumps) typischerweise in einem gleichmäßigen Muster mit breiten Zwischenabständen über einem gesamten zweidimensionalen Chip angeordnet, wodurch eine hohe Anzahl gleichförmiger Leistungs- und Erdungs-Verbindungen in der oberen Metallschicht möglich ist. Hieraus folgt das Erfordernis, dass der Schaltkreis in dem zweiten Chip (bspw. Speicher-Halbleiterplättchen) so zu gestalten ist, dass diese Vias mit geeigneten Anständen zu benachbarten Geometrien untergebracht werden. Dies beinhaltet, dass der zweite Chip speziell zugeschnitten gestaltet werden müsste, um die Via-Anforderungen des ersten Chips exakt zu treffen.
  • Eine weitere Bonding-Konfiguration ist eine Face-to-Back Bonding-Konfiguration. Um bei dem Beispiel eines CPU-Halbleiterplättchens und eines Speicher-Halbleiterplättchens zu bleiben, wird in einer Face-to-Back Bonding-Konfiguration die Position der zwei Halbleiterplättchen getauscht. Beispielsweise werden die Signal- und Zufuhr-Leitungen des ersten Halbleiterplättchens (CPU-Chip) mit dem Gehäuse auf eine übliche Art mit Hilfe von Standard-Höcker-Technologie verbunden. Die Zuführungs- und Signalverbindungen für das zweite Halbleiterplättchen (bspw. Speicher-Chip) werden durch das erste Halbleiterplättchen mit Hilfe von Durchkontaktierungen durch Silizium geleitet. Die Leistungs-/Energieanforderungen eines Speicherchips sind üblicherweise geringer als für eine CPU oder einen Logik-Chip, sodass die Anzahl an Durchkontaktierungen durch Silizium, die durch das erste Halbleiterplättchen (bspw. den CPU-Chip) laufen müssten, um einiges geringer sein könnte und nicht gleichförmig über den Chip räumlich verteilt sein müsste. Dies führt dazu, dass die Gestaltung und das Layout des CPU-Chips durch das dreidimensionale Bonden eines zweiten Chips in viel geringerem Umfang beeinträchtigt werden.
  • US 6 268 660 B1 offenbart ein Gehäuse für IC-Chips. Das Gehäuse enthält ein Siliziumsubstrat mit einer Vielzahl von Durchkontaktierungen und einer Verdrahtungsschicht auf einer Oberfläche des Siliziumsubstrats. Jeweilige Schaltungschips sind mit der Verdrahtungsschicht über eine Oberfläche des Siliziumsubstrats durch zum Beispiel eine gesteuerte zerlegbare Chipverbindung verbunden.
  • US 6 593 644 B2 offenbart integrierte Schaltkreise, die mit einem Siliziumsubstrat gekoppelt sind.
  • US 2004 / 0 225 821 A1 beschreibt ein Mehr-Kern-Prozessormodul.
  • Die vorliegende Erfindung liefert eine Vorrichtung gemäß Anspruch 1, ein Verfahren gemäß Anspruch 5 und ein System gemäß Anspruch 9.
  • Die jeweiligen Unteransprüche betreffen jeweilige vorteilhafte Ausführungsformen derselben.
  • Figurenliste
  • Gewisse Merkmale, Aspekte und Vorteile der Ausführungsformen werden anhand der nachfolgenden detaillierten Beschreibung, der beigefügten Ansprüche und begleitenden Zeichnungen klarer ersichtlich werden:
    • 1 zeigt eine Explosions-Draufsicht einer Struktur mit verbundenen integrierten Schaltkreisen mit einem ersten Chip und mehreren singulierten oder nicht-singulierten Chips, die so angeordnet sind, dass sie ein Oberflächengebiet des ersten Chips einnehmen.
    • 2 zeigt eine Ansicht der Oberseite der Struktur aus 1 und zeigt Bondflächen, die jedem der zweiten Chips zugeordnet sind.
    • 3 zeigt eine Seitenansicht entlang der Linie 3-3'.
    • 4 zeigt die Struktur aus 2 entlang der Linie 3-3' und stellt eine UmverteilungsSchicht zum elektrischen Verbinden der Kontakte auf den zweiten Chips mit Durchgangskontaktierungen durch Silizium auf dem ersten Chip dar.
    • 5 zeigt eine Ausführungsform einer Oberfläche des ersten Chips.
    • 6 zeigt eine weitere Ausführungsform einer Struktur mit verbundenen integrierten Schaltungen, welche einen ersten Chip und mehrere zweite Chips umfasst.
    • 7 zeigt ein Ablaufdiagramm einer Ausführungsform eines Verfahrens zum Bilden einer Struktur mit verbundenen integrierten Schaltungen.
    • 8 zeigt eine schematische Seitenansicht einer elektronischen Baugruppe als Teil eines Tischrechners.
  • Detaillierte Beschreibung
  • Die 1 bis 3 zeigen unterschiedliche Ansichten einer Ausführungsform einer Struktur mit verbundenen integrierten Schaltungen einschließlich eines ersten Chips 110 und einer Anzahl singulierter oder nicht-singulierter zweiter Chips 210, welche auf/mit Chip 110 verbunden sind. Der Chip 110 ist bspw. eine CPU oder ein Logik-Chip. In einer Ausführungsform sind die Chips 210 (hierzu gehören die einzelnen Chips 210A, Chip 210B, Chip 210C und Chip 210D) Memory Chips (bspw. SRAM, DRAM) oder andere Chips oder eine Kombination aus unterschiedlichen Chips (bspw. Logik und Speicher). Die mehreren Chips, welche durch Chips 210 dargestellt sind weisen zusammen eine Chipabmessung (Oberfläche) auf, die einer Abmessung (Oberfläche) des ersten Chips 110 nahe kommt oder entspricht. Beispielhaft kann Chip 110, welcher ein CPU oder ein Logikchip ist, z. B. eine Oberfläche von 400 mm2 aufweisen. Jeder der Chips 210 (Chip 210A, Chip 210B, Chip 210C, Chip 210D) in diesem Beispiel weist eine Oberfläche von 100 mm2 auf, sodass die gesamte Oberfläche, die von den Chips 210 eingenommen wird, ebenfalls 400 mm2 beträgt. Falls die Chips 210 Speicherstrukturen, bspw. DRAM, sind, können die Chips so ausgewählt sein, dass die Chips zusammen eine akzeptable Entsprechung für die DRAM-Dichte und Chipabmessung bilden. Hinsichtlich der Dichte kann eine DRAM-Chip-Größe 1 GB nach den gegenwärtigen Technologien sein, wobei die Anzahl der Chips, wie dargestellt, vier ist. Alternativ hierzu kann für eine geringere Kapazität des DRAM (bspw. 512 KB oder 256 KB) die Anzahl der Chips 210 größer sein (bspw. acht Chips zu 512 KB mit 60 mm2 pro Chip (480 mm2)).
  • 1 zeigt zwei Beispiele von Chips 210. In einem Beispiel ist jeder der Chips 210 (Chip 210A, Chip 210B, Chip 210C und Chip 210D) singuliert und als eine unterscheidbare Einheit auf dem Chip 110 zusammengesetzt. Alternativ hierzu können die mehreren Chips als eine einzige Einheit eingeritzt (scribed) und an dem Chip 110 angebracht werden.
  • Die Speicherchips (bspw. SRAM, DRAM) sind entweder als Chips oder in Wafer-Form verfügbar. Diese Chips werden in Draht-gebondeten Anwendungen üblicherweise verwendet. Beispielsweise können diese Chips 4-32 I/O-plus Zufuhr-Bondflächen pro Chip aufweisen. Diese Bondflächen werden üblicherweise in einer schmalen, ein oder zwei Bondflächen breiten Spalte durch die Mitte des Chips angeordnet. 2 zeigt die Chips 210 (bspw. Chip 210A, Chip 210B, Chip 210C und Chip 210D) mit einer Spalte von Bondflächen 220, die zwei Bondflächen breit ist, durch die Mitte jedes Chips (dargestellt mit Hilfe von gestrichelten Linien, um darzustellen, dass die Bondflächen, in der Ansicht der 2, auf einer entgegengesetzten Oberfläche der Chips angeordnet sind).
  • In einer Ausführungsform kann der Chip 110 ein Mehr-Kern-Prozessor sein. Ein Mehr-Kern-Prozesser (multi core processor) weist allgemein mehrere vollständige Ausfuhrungskerne in einem physischen Prozessor auf, wobei jeder mit der gleichen Frequenz betrieben wird. Die Kerne teilen üblicherweise die gleiche Verkapselung/das gleiche Gehäuse. Unter Bezugnahme auf 1 kann der Chip 110 bspw. ein Dual-Core-Prozessor oder ein Quad-Core-Prozessor (dargestellt) oder ein Prozessor mit einer noch größeren Anzahl an Kernen sein.
  • In einer Ausführungsform sind der Chip 110 und die Chips 210 in einer Face-to-Back-Bond-Konfiguration verbunden. Unter Bezugnahme auf die 3 weist der Chip 110 eine Anzahl an Durchkontaktierungen durch Silizium (through-silicon vias TSVs) 130 darin gebildet auf. Die Durchkontaktierungen durch Silizium 130 umfassen ein leitfähiges Material, bspw. Kupfer, welches dazu verwendet wird, den Chip 110 und/oder die Kontakte 320 auf dem Gehäuse (Gehäusesubstrat) 310 mit Kontakten (bspw. Bondflächen) auf den Chips 210 (Chip 210C und Chip 210D, wie dargestellt) zu verbinden. 3 zeigt den Chip 110 mit der Bauelementseite 120 benachbart zu und verbunden mit dem Gehäuse 310 mittels Durchkontaktierungen durch Silizium 130, welche sich durch den Chip 110 (von einer Bauelementseite zu einer Rückseite (Oberfläche 125)) erstrecken. Die Durchkontaktierungen durch Silizium aus einem leitfähigen Material, wie Kupfer, können als Teil der Prozessschritte gebildet werden, die dazu verwendet werden, den Chip 110 herzustellen. Auf diese Weise können die Durchkontaktierungen durch Silizium 130 dazu strukturiert werden, dass sie mit den Kontaktflächen 220 (siehe 2) der zweiten Chips ausgerichtet sind. 3 zeigt Durchkontaktierungen durch Silizium 130, welche sich von den elektrischen Kontakten 320 (bspw. Löthöcker auf Bondflächen) zu den Bondflächen 220 der zweiten Chips 210C und 210D erstrecken. Die Chips 210 können so angeordnet sein, dass eine Bauelementseite (Bondflächenseite) jedes Chips auf der Rückseite des Chips 110 angeordnet ist. 3 zeigt weiterhin eine Wärmesenke/einen Kühlkörper 410, welche/welcher mit einer Rückseite der Chips 210 verbunden ist.
  • In einigen der Ausführungsformen sind die Durchkontaktierungen durch Silizium, welche dem Chip 110 zugeordnet sind, nicht mit Kontakten (bspw. Bondflächen) der Chips 210 ausgerichtet. In solchen Situationen kann eine elektrisch leitfähige Umverteilungsschicht, bspw. in Form einer metallischen Schicht z. B. aus Kupfer, auf entweder der Rückseite des Chips 110 oder der Bauelementseite der Chips 210 strukturiert werden. Eine solche Umverteilungsschicht kann als eine Zwischenverbindung zwischen den Kontaktpunkten (bspw. Bondflächen) der Chips 210 und den Durchkontaktierungen durch Silizium 130 dienen. 4 zeigt die Struktur mit verbundenen integrierten Schaltungen der 2 entlang der Schicht durch Linien 3-3' gemäß einer weiteren Ausführungsform. In diesem Beispiel sind die Kontaktpunkte 220 des Chips 210C und des Chips 210D nicht mit der Durchgangskontaktierungen durch Silizium 130 ausgerichtet, welche sich zwischen dem Gehäuse 310 und durch den Chip 110 erstrecken. 4 zeigt eine Umverteilungsschicht 150 aus bspw. einem leitfähigen Material, wie etwa Kupfer, welches in einer Ausführungsform auf einer Rückseite des Chips 110 strukturiert ist. 5 zeigt eine rückseitige Oberfläche des Chips 110 mit Durchkontaktierungen durch Silizium 130A und 130B, welche sich durch den Chip 110 zu der Rückseitenoberfläche erstrecken. 5 zeigt weiterhin eine strukturierte Umverteilungsschicht 150, welche sich seitlich von jeder Durchkontaktierung durch Silizium 130A erstreckt. In diesem Beispiel wären die Durchkontaktierungen durch Silizium 130B mit Kontaktpunkten der zweiten Chips 210 ausgerichtet. Als Beispiel kann die Umverteilungsschicht 150 aus einem leitfähigen Material, wie etwa Kupfer, bestehen, welches mit Hilfe photolithographischer Techniken strukturiert wird, wobei z. B. ein Kupfermaterial auf einer rückseitigen Oberfläche des Chips 110 aufgebracht wird, gefolgt von einem Maskenschritt zum Definieren der Umverteilungsschicht 150 und eines Ätzschrittes zum Strukturieren der Umverteilungsschicht als Finger, welche sich seitlich von den Durchkontaktierungen durch Silizium 130A zu einer gewünschten Position für den elektrischen Kontakt mit den Kontaktpunkten der zweiten Chips 210C und 210D erstrecken. Die Umverteilungsschicht 150 kann mit Kontaktpunkten der Chips 210 etwa mittels Lötverbindungen verbunden sein, wie es auch die Durchkontaktierungen durch Silizium 130B sein können.
  • Wo dies notwendig sein sollte, kann ein Abstandsmaterial bspw. aus einem dielekrischen Material in Verbindung mit der Umverteilungsschicht auf einer Oberfläche des Chips 110 oder der Chips 210 gebildet werden, um etwaige Lücken zwischen den Chips zu füllen. 4 zeigt ein Abstandsmaterial 160, welches mit der Umverteilungsschicht 150 auf einer Oberfläche des Chips 110 gebildet ist.
  • In der Beschreibung sind unter Bezugnahme auf die 1 bis 5 vier Chips 210, bspw. Speicherchips (bspw. DRAM oder SRAM) gezeigt, wobei jeder Chips eine ähnliche Chipgröße aufweist. Es ist ersichtlich, dass in anderen Ausführungsformen Chips mit unterschiedlichen Funktionen und unterschiedlichen Abmessungen übereinander gestapelt werden können.
  • 6 zeigt eine Oberansicht einer Struktur mit verbundenen integrierten Schaltungen des Chips 510 einer, bspw., CPU oder eines Logikchips. Auf einer Oberfläche (bspw. einer rückseitigen Oberfläche) des Chips 510 sind Chips 610A und 610B eines, bspw., DRAM-Speichers angeordnet. Auf der Rückseite des Chips 510 ist auch der Chip 620 angeordnet, welcher eine größere Chipabmessung (Querschnittsfläche) als die des Chips 610A oder die des Chips 610B aufweist. Der Chip 620 ist bspw. ein SRAM-Speicher. In diesem Beispiel werden der Chip 610A, der Chip 610B und der Chip 620 als Speicherchips beschrieben, wobei es jedoch ersichtlich ist, dass andere Formen von Chips ebenso gut verwendet werden können, bspw. CPU- oder Logik-Chips.
  • 7 zeigt ein Ablaufdiagramm eines Verfahrens zum Bilden einer Struktur mit verbundenen integrierten Schaltungen. In dieser Ausführungsform werden Speicherchips auf einer Oberfläche zusammengesetzt, bspw. einer rückseitigen Oberfläche einer CPU oder eines Logik-Chips. Wie vorstehend angemerkt worden ist, ist es ersichtlich, dass die Auswahl der Art des Chips variieren kann.
  • Unter Bezugnahme auf 7 werden zu Anfang die Speicheranforderungen für eine Struktur mit verbundenen integrierten Schaltungen bestimmt (Block 710). Beispielsweise können die gewünschten Speicheranforderungen einem GB an DRAM-Speicher bei einer Struktur mit verbundenen integrierten Schaltungen entsprechen.
  • Nachdem die Speicheranforderungen bestimmt worden sind, wird eine Anzahl an Speicherchips derart ausgewählt, dass eine Summe der Oberflächen mehrerer Chips der Oberfläche (bspw. der rückseitigen Oberfläche) eines CPU-Logikchips nahe kommt (Block 720). Beispielsweise, wenn die Oberfläche einer CPU oder eines Logikchips 400 mm2 und 1 GB große DRAM Speicherchips verfügbar sind mit einer Oberfläche von 100 mm2, entsprechen vier DRAM Speicherchips (4 · 100 mm2) einer Oberfläche der CPU oder des Logikchips.
  • Im Anschluss an die Auswahl der Speicherchips werden die Kontaktpunkte (Zufuhr- und I/O Kontaktpunkte) der Speicherchips untersucht, und es wird ein Muster verglichen mit einem Muster der Durchkontaktierungen durch Silizium, welches für den CPU-Logikchip erwünscht ist. An diesem Punkt wird eine Bestimmung vorgenommen, ob eine Umverteilungsschicht erforderlich ist (Block 730). Falls keine Umverteilungsschicht erforderlich sein sollte, können die Kontakte auf der Rückseite der CPU oder des Logikchips strukturiert werden (Block 740). Falls eine Umverteilungsschicht notwendig sein sollte, wird eine Umverteilungsschicht auf einer rückseitigen Oberfläche einer CPU oder eines Logikchips strukturiert, und es werden Kontakte zu der Umverteilungsschicht vorgesehen (Block 750).
  • Sobald Kontakte auf einer Oberfläche (bspw. einer rückseitigen Oberfläche) eines CPU-Chips bereitgestellt sind, werden die mehreren Speicherchips mit der CPU oder dem Logikchip durch bspw. Lötverbindungen verbunden (Block 760). Im Anschluss an das Verbinden der Speicherchips an die CPU oder an den Logikchip kann der verbundene Chipstapel mit einem Substrat-Gehäuse einschließlich der Durchkontaktierungen durch Silizium, die sich durch die Speicherchips erstrecken, verbunden werden (Block 770). Eine Wärmesenke und alle weiteren Prozesstechniken, die üblicherweise bei einem Zusammensetzen von Gehäusesubstraten eingesetzt werden, können dann folgen.
  • 8 zeigt eine Seitenansicht einer elektronischen Baugruppe einschließlich einer Struktur mit verbundenen integrierten Schaltungen, die physisch und elektrisch mit einer gedruckten Leiterplatte oder einer gedruckten Platine (PCB) verbunden werden kann. Die elektronische Baugruppe kann Teil eines elektronischen Systems, wie etwa eines Computers (bspw. Desktop, Laptop, Handheld, Server, etc), einer drahtlosen Kommunikationsvorrichtung (bspw. Mobiltelefon, Schnurlostelefon, Pager, etc.), Computerzubehör (bspw. Drucker, Scanner, Monitor, etc.), Unterhaltungselektronik (bspw. Fernseher, Radio, Stereoanlage, Band und Kompaktdiskspieler, Videokassettenrekorder, MP3 (motion picture experts goup, audio layer 3 player, etc), and der gleichen sein. 8 stellt das Gehäuse als Teil eines Desktop-Computers dar. 8 zeigt eine elektronische Baugruppe 800, welche eine Struktur mit integrierten Schaltungen 805 umfasst, die physisch und elektrisch mit dem Package-Substrat (Gehäusesubstrat) 810 verbunden ist. Das Gehäusesubstrat 810 kann dazu verwendet werden, den Chip 100 mit der gedruckten Platine (Leiterplatte) 820, wie etwa einem Motherboard oder einer anderen Platine, zu verbinden.

Claims (12)

  1. Vorrichtung, welche umfasst: einen ersten Chip (110; 510), welcher einen Mehr-Kern-Prozessor und eine erste Bauelementseite (120) und eine erste Rückseite (125) gegenüber der ersten Bauelementseite (120), wobei die erste Bauelementseite (120) benachbart zu einem Gehäusesubstrat (310; 810) und damit gekoppelt ist, und mehrere leitfähige Substrat-Durchkontaktierungen (130) umfasst, wobei der erste Chip (110; 510) einen Oberflächenbereich aufweist; und mehrere zweite Chips (210; 610A, 610B, 620), die auf einem jeweiligen Kern des Mehr-Kern-Prozessors angeordnet sind, wobei jeder der mehreren zweiten Chips (210; 610A, 610B, 620) mehrere Kontaktpunkte, gekoppelt mit den Substrat- Durchkontaktierungen (130) des ersten Chips (110; 510), umfasst, wobei die mehreren zweiten Chips (210; 610A, 610B, 620) angeordnet sind, um zusammen einen Oberflächenbereich einzuschließen, der dem Oberflächenbereich des ersten Chips (110; 510) entspricht, und jeder der mehreren zweiten Chips (210; 610A, 610B, 620) eine zweite Bauelementseite und eine zweite Rückseite gegenüber der zweiten Bauelementseite umfasst, wobei die zweite Bauelementseite benachbart zur ersten Rückseite (125) des ersten Chips (110) und damit gekoppelt ist.
  2. Vorrichtung nach Anspruch 3, wobei die mehreren zweiten Chips (210; 610A, 610B, 620) Speichereinheiten umfassen.
  3. Vorrichtung nach Anspruch 1, wobei die mehreren zweiten Chips (210; 610A, 610B, 620) DRAM-Speichereinheiten umfassen.
  4. Vorrichtung nach Anspruch 1, wobei der erste Chip (110; 510) ferner mehrere Kontaktpunkte, die mit den Substrat-Durchkontaktierung (130) über eine leitfähige Umverteilungsschicht (150) gekoppelt sind, umfasst und die mehreren Kontaktpunkte jedes zweiten Chips (210; 610A, 610B, 620) mit den mehreren Kontaktpunkten des ersten Chips (110; 510) verbunden sind.
  5. Verfahren, welches umfasst: Anordnen eines ersten Chips (110; 510) auf einem Gehäusesubstrat (310; 810), wobei der erste Chip (110; 510) eine erste Bauelementseite (120) und eine erste Rückseite (125) gegenüber der ersten Bauelementseite (120) umfasst, wobei die erste Bauelementseite (120) benachbart zum Gehäusesubstrat (310; 810) und damit gekoppelt ist, und wobei der erste Chip (110; 510) einen Oberflächenbereich aufweist; Anordnen mehrer zweiter Chips (210; 610A, 610B, 620) auf dem ersten Chip (110; 510), sodass die zweiten Chips (210; 610A, 610B, 620) zusammen einen Oberflächenbereich einschließen, der dem Oberflächenbereich des ersten Chips (110; 510) entspricht, wobei jeder der mehreren zweiten Chips eine zweite Bauelementseite und eine zweite Rückseite gegenüber der zweiten Bauelementseite umfasst, wobei die zweite Bauelementseite benachbart zur ersten Rückseite des ersten Chips (110; 510) und damit gekoppelt ist; und elektrisches Koppeln mehrerer zweiter Chips (210; 610A, 610B, 620) mit mehreren leitfähigen Substrat-Durchkontaktierungen (130) des ersten Chips (110; 510), wobei der erste Chip (110; 510) einen Mehr-Kern-Prozessor umfasst und die mehreren zweiten Chips (210; 610A, 610B, 620) eingerichtet sind, dass jeder der mehreren zweiten Chips (210; 610A, 610B, 620) auf einem jeweiligen Kern des Mehr-Kern-Prozessors angeordnet ist.
  6. Verfahren nach Anspruch 5, wobei die mehreren zweiten Chips (210; 610A, 610B, 620) Speichereinheiten umfassen.
  7. Verfahren nach Anspruch 5, wobei die mehreren zweiten Chips (210; 610A, 610B, 620) DRAM-Speichereinheiten umfassen.
  8. Verfahren nach Anspruch 5, wobei der erste Chip (110; 510) mehrere Kontaktpunkte, die mit den Substrat-Durchkontaktierungen (130) durch eine leitfähige Umverteilungsschicht (150) gekoppelt sind, umfasst und das Koppeln der mehreren zweiten Chips (210; 610A, 610B, 620) ein Koppeln von Kontaktpunkten der mehreren zweiten Chips (210; 610A, 610B, 620) mit den mehreren Kontaktpunkten des ersten Chips (110; 510) umfasst.
  9. System, welches umfasst: eine elektronische Einrichtung, welche eine gedruckte Leiterplatte (820) und ein Modul gekoppelt an die gedruckte Leiterplatte (820) umfasst, wobei das Modul umfasst: einen ersten Chip (110; 510), welcher mehrere leitfähige Substrat-Durchkontaktierungen (130) umfasst, wobei der erste Chip (110; 510) einen Oberflächenbereich und eine erste Bauelementseite (120) und eine erste Rückseite (125) gegenüber der ersten Bauelementseite (120), wobei die erste Bauelementseite (120) benachbart zu einem Gehäusesubstrat (310; 810) und damit gekoppelt ist, aufweist; und mehrere zweite Chips (210; 610A, 610B, 620), wovon jeder mehrere Kontaktpunkte gekoppelt mit den Substrat-Durchkontaktierungen (130) des ersten Chips (110; 510) umfasst, wobei die mehreren zweiten Chips (210; 610A, 610B, 620) so angeordnet sind, dass sie zusammen einen Oberflächenbereich umfassen, der dem Oberflächenbereich des ersten Chips (110; 510) entspricht, und wobei jeder der mehreren zweiten Chips (210; 610A, 610B, 620) eine zweite Bauelementseite und eine zweite Rückseite gegenüber der zweiten Bauelementseite umfasst, wobei die zweite Bauelementseite benachbart zur ersten Rückseite des ersten Chips (110, 510) und damit gekoppelt ist; wobei der erste Chip (110; 510) einen Mehr-Kern-Prozessor umfasst und die mehreren zweiten Chips (210; 610A, 610B, 620) dazu eingerichtet sind, dass jeder der mehreren zweiten Chips (210; 610A, 610B, 620) auf einem jeweiligen Kern des Mehr-Kern-Prozessors angeordnet ist.
  10. System nach Anspruch 9, wobei die mehreren zweiten Chips (210; 610A, 610B, 620) Speichereinheiten umfassen.
  11. System nach Anspruch 9, wobei die mehreren zweiten Chips (210; 610A, 610B, 620) DRAM-Speichereinheiten umfassen.
  12. System nach Anspruch 9, wobei der erste Chip (110; 510) ferner mehrere Kontaktpunkte, die mit den Substrat-Durchkontaktierungen (130) über eine leitfähige Umverteilungsschicht (150) gekoppelt sind, umfasst und die mehreren Kontaktpunkte jedes der zweiten Chips (210; 610A, 610B, 620) mit den mehreren Kontaktpunkten des ersten Chips (110; 510) gekoppelt sind.
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