RU2419179C2 - Устройство интегральной схемы и способ изготовления устройства интегральной схемы - Google Patents

Устройство интегральной схемы и способ изготовления устройства интегральной схемы Download PDF

Info

Publication number
RU2419179C2
RU2419179C2 RU2009127834/28A RU2009127834A RU2419179C2 RU 2419179 C2 RU2419179 C2 RU 2419179C2 RU 2009127834/28 A RU2009127834/28 A RU 2009127834/28A RU 2009127834 A RU2009127834 A RU 2009127834A RU 2419179 C2 RU2419179 C2 RU 2419179C2
Authority
RU
Russia
Prior art keywords
crystal
crystals
surface area
contact points
chip
Prior art date
Application number
RU2009127834/28A
Other languages
English (en)
Other versions
RU2009127834A (ru
Inventor
Пол РИД (US)
Пол РИД
Брайан БЛЭК (US)
Брайан БЛЭК
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=39541641&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=RU2419179(C2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2009127834A publication Critical patent/RU2009127834A/ru
Application granted granted Critical
Publication of RU2419179C2 publication Critical patent/RU2419179C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06156—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

Изобретение относится к микроэлектронике, а именно к формированию пакета интегральных микросхем. Сущность изобретения: устройство интегральной схемы содержит первый кристалл с множеством продолжающихся через подложку переходных отверстий (ПОК), каждое из которых включает электропроводный материал, причем первый кристалл содержит площадь поверхности; и множество вторых кристаллов, каждый из которых содержит множество контактных точек, соединенных с электропроводным материалом ПОК первого кристалла, причем множество вторых кристаллов расположены на первом кристалле так, что они совместно составляют площадь поверхности, приблизительно равную или наиболее соответствующую площади поверхности первого кристалла. Предложен способ изготовления устройства интегральной схемы с множеством вторых кристаллов, размещаемых на первом кристалле. Изобретение обеспечивает укладку кристаллов микросхемы друг на друга для повышения рабочих характеристик без увеличения площади поверхности. 3 н. и 18 з.п. ф-лы, 8 ил.

Description

Область техники, к которой относится изобретение
Формирование пакета интегральных микросхем.
Уровень техники
В последнее время делались попытки укладки микросхем, или кристаллов, друг на друга для повышения рабочих характеристик без увеличения занимаемого места (например, без увеличения площади поверхности) на печатной плате. В частности, такой подход диктуется требованиями разработки новых усовершенствованных сотовых телефонов, смартфонов и других мобильных устройств. Изготовители микросхем комбинируют динамическое и статическое оперативное запоминающие устройства (DRAM (ДОЗУ, динамическое оперативное запоминающее устройство) и SRAM (СОЗУ, статическое оперативное запоминающее устройство), запоминающее устройство типа флэш и другие запоминающие устройства в виде соединенной структуры или пакета интегральных микросхем, но исторически они сталкивались с ограничениями, связанными с требованиями выделять дополнительное место для разводки проводов (например, при проводном соединении), которые соединяют кристаллы. В технологии укладки друг на друга микросхем, или кристаллов две или больше микросхем объединяют вместе для формирования соединенной структуры интегральной микросхемы. Микросхемы или кристаллы могут быть соединены вместе соединительными проводами вдоль боковых сторон уложенного набора или с помощью металлических переходных отверстий на границе перехода между микросхемами.
Один общий подход при укладке друг на друга микросхем, или кристаллов, называется соединением с обращенными друг к другу передними сторонами. В этой конфигурации стороны устройства, состоящего из, например, двух соответствующих кристаллов, укладывают друг на друга так, что их стороны устройства обращены друг к другу, и металлические переходные отверстия электрически соединяют эти кристаллы на границе перехода между кристаллами. В одном представлении структуры интегральной схемы, соединенной с обращенными друг к другу передними сторонами, центральное процессорное устройство (CPU, ЦПУ) или логический кристалл и кристалл запоминающего устройства (например, ДОЗУ или ДОЗУ) уложены друг на друге с конфигурацией соединения с обращенными друг к другу передними сторонами. Теплоотвод может быть закреплен на всей микросхеме ЦПУ или на логическом кристалле и выводы питания и ввода/вывода (I/O, В/В) с пакетом или с печатной платой выполняют с использованием столбиковых выводов, выведенных через всю толщину кристалла запоминающего устройства. Переходные отверстия через кремниевую подложку (TSV, ПОК) можно использовать для перехода через кристалл запоминающего устройства и соединения металлических частей двух кристаллов на границе перехода.
В описанном выше примере, поскольку выполненные через кремниевую подложку переходные отверстия проходят через активный участок кремниевой подложки запоминающего устройства второго кристалла (например, кристалла запоминающего устройства), в схеме должна быть выделена достаточная площадь для того, чтобы обеспечить возможность размещения проходящих через кремниевую подложку переходных отверстий. Такие переходные отверстия типично могут быть крупными (более чем в 10 раз) больше, чем установлены в соответствии с минимальными конструктивными требованиями для данного процесса, ввиду требований подачи питания. Питание к обоим кристаллам подводят по переходным отверстиям через кремниевую подложку. Требование обеспечения питания диктует необходимость размещения приблизительно одного переходного отверстия через кремниевую подложку на один столбиковый контакт. При упаковке с перевернутой микросхемой столбиковые контакты обычно располагают в виде широко размещенной однородной структуры по всей двумерной поверхности кристалла, что обеспечивает большое количество однородных соединений для питания и заземления на верхнем металлическом слое. Это требует, чтобы схема второго кристалла (например, кристаллы запоминающего устройства) была разработана так, чтобы обеспечивалась возможность размещения таких переходных отверстий с соответствующим зазором между соседними структурами. В результате требуется, чтобы второй кристалл был специально сконструирован так, чтобы он точно соответствовал требованиям размещения переходных отверстий первого кристалла.
Еще одна конфигурация соединения представляет собой конфигурацию соединения передней стороны с задней стороной. Используя, например, кристалл ЦПУ и кристалл запоминающего устройства в конфигурации с соединением передней стороны с задней стороной, положение двух кристаллов можно менять местами. Например, соединения для передачи сигналов и питания первого кристалла (кристалл ЦПУ) могут быть закреплены на пакете обычным способом, используя стандартную технологию столбиковых выводов. Соединения для подачи питания и сигналов для второго кристалла (например, кристаллы запоминающего устройства) могут проходить через первый кристалл, используя проходящие через кремниевую подложку переходные отверстия. Требования к снабжению питанием кристалла запоминающего устройства обычно гораздо ниже, чем для ЦПУ или логического кристалла, и поэтому количество проходящих через кремниевую подложку переходных отверстий, которые должны проходить через первый кристалл (например, кристалл ЦПУ), значительно меньше, и они не обязательно должны быть однородно размещены по всей поверхности кристалла. Это позволяет обеспечить меньшее влияние на конструкцию и компоновку кристалла ЦПУ со стороны трехмерного соединения второго кристалла.
Краткое описание чертежей
Свойства, аспекты и преимущества вариантов воплощения будут более понятны из следующего подробного описания приложенной формулы изобретения и приложенных чертежей, на которых:
на фиг.1 показан вид сверху с покомпонентным представлением деталей соединенной структуры интегральной микросхемы, включающей в себя первый кристалл и множество разделенных или неразделенных кристаллов, расположенных так, что они занимают площадь поверхности первого кристалла;
на фиг.2 показан вид верхней стороны структуры по фиг.1, и представлены соединительные площадки, связанные с каждым из вторых кристаллов;
на фиг.3 показан вид сбоку, вдоль линии 3-3;
на фиг.4 показана структура по фиг.2, вдоль линии 3-3, иллюстрирующая слой перераспределения, предназначенный для электрического соединения контактов на вторых кристаллах с проходящими через кремниевую подложку переходными отверстиями в первом кристалле;
на фиг.5 представлен вариант воплощения поверхности первого кристалла;
на фиг.6 представлен другой вариант воплощения соединенной структуры интегральной микросхемы, включающий в себя первый кристалл и множество вторых кристаллов;
на фиг.7 показана блок-схема последовательности операций варианта воплощения способа формирования соединенной структуры интегральной микросхемы;
на фиг.8 схематично показан вид сбоку электронного узла, как части настольного компьютера.
Подробное описание изобретения
На фиг.1-3 показаны различные виды варианта воплощения соединенной структуры интегральной микросхемы, включающей в себя первый кристалл 110 и несколько разделенных или неразделенных вторых кристаллов 210, электрически соединенных на первом кристалле 110. Кристалл 110 представляет собой кристалл ЦПУ или логический кристалл. В одном варианте воплощения кристалл 210 (объединенные отдельные кристалл 210А, кристалл 210 В, кристалл 210С и кристалл 210D) представляет собой запоминающее устройство (например, СОЗУ, ДОЗУ), или другое устройство, или другие комбинации различных устройств (например, логических устройств и запоминающих устройств). Множество кристаллов, совместно представленных кристаллом 210, имеют размер кристалла (площадь поверхности), приближающийся или соответствующий размеру (площади поверхности) первого кристалла 110. В качестве примера, кристалл 110, который представляет собой ЦПУ или логический кристалл, может иметь площадь поверхности 400 квадратных миллиметров (мм2). Каждый кристалл 210 (кристалл 210А, кристалл 210В, кристалл 210С, кристалл 210D) в данном примере имеет площадь поверхности 100 мм2, таким образом, общая площадь поверхности, занятая кристаллами 210, также составляет 400 мм2. В случаях, когда кристалл 210 представляет собой структуру запоминающих устройств, таких как ДОЗУ, эти кристаллы могут быть подобраны так, чтобы совместно эти кристаллы обеспечивали приемлемое соответствие плотности и размерам ДОЗУ. Что касается плотности, объем кристалла ДОЗУ может составлять один гигабайт (Гб) в соответствии с современными технологиями, в случаях, когда количество кристаллов равно четырем, как показано на чертеже. В качестве альтернативы, для ДОЗУ меньшей емкости (например, 512 килобайт (кб) или 256 кб, количество кристаллов 210 может быть большим (например, восемь кристаллов по 512 кб с размером 60 мм2 каждой из них (всего 480 мм2)).
На фиг.1 показаны два примера кристалла 210. В одном примере каждый кристалл 210 (кристалл 210А, кристалл 210В, кристалл 210С и кристалл 210D) выполнен разделенным и собран как отдельный модуль на кристалле 110. В качестве альтернативы, множество кристаллов могут быть сформированы как единый модуль и закреплены на кристалле 110.
Кристаллы запоминающих устройств (например, ДОЗУ, ДОЗУ) свободно доступны либо в форме кристалла, либо в форме кремниевых пластин. Такие кристаллы повсеместно используют с применением проводных соединений. В качестве примера, такой кристалл может иметь 4-32 контактных соединительных площадок ввода/вывода и для подключения питания на кристалл. Такие соединительные площадки обычно располагают в виде узкой колонки шириной одна-две соединительные площадки, продолжающейся через центр кристалла. На фиг.2 показан кристалл 210 (например, кристалл 210А, кристалл 210В, кристалл 210С и кристалл 210D), имеющий колонку шириной две соединительные площадки, продолжающуюся через центр каждого кристалла, состоящую из соединительных площадок 220 (показаны пунктирными линиями для иллюстрации того, что соединительные площадки расположены на противоположной поверхности кристалла в представленном виде).
В одном варианте воплощения кристалл 110 может представлять собой многоядерный процессор. Многоядерный процессор обычно имеет множество законченных ядер в одном физическом процессоре, каждое из которых работает с одинаковой частотой. Каждое ядро обычно расположено в одном и том же пакете. Как показано на фиг.1, кристалл 110 может представлять собой, например, двухъядерный процессор, четырехъядерный процессор (показан на чертеже) или процессор с большим количеством ядер.
В одном варианте воплощения кристалл 110 и кристаллы 210 соединены в конфигурации соединения с обращенными друг к другу передней и задней сторонами. Как показано на фиг.3, кристалл 110 имеет множество проходящих через кремний переходных отверстий (ПОК) 130, сформированных в ней. Проходящие через кремний переходные отверстия 130 включают в себя электропроводный материал, проложенный через отверстие, такой как медь, который используется для соединения кристалла 110 и/или контактов 320 на упаковке 310 с контактами (например, соединительными площадками) на кристаллах 210 (кристалл 210С и кристалл 210D, показанных на чертеже). На фиг.3 показан кристалл 110, сторона 120 устройства которого расположена рядом и соединена с пакетом 310, и с продолжающимися через кремниевую подложку переходными отверстиями 130, которые продолжаются через кристалл 110 (со стороны устройства на заднюю сторону (поверхность 125)). Продолжающиеся через кремниевую подложку переходные отверстия электропроводного материала, такого как медь, могут быть сформированы на некоторых этапах обработки, которые применяют при изготовлении кристалла 110. Таким образом, продолжающиеся через кремниевую подложку переходные отверстия 130 могут быть размещены так, чтобы они совмещались с контактными площадками 220 (см. фиг.2) вторых кристаллов. На фиг.3 показаны продолжающиеся через кремниевую подложку переходные отверстия 130, продолжающиеся от электрических контактов 320 (например, контактных ножек припоя на соединительных площадках) до контактных площадок 220 на втором кристалле 210С и 210D. Кристаллы 210 могут быть расположены таким образом, чтобы сторона устройства (сторона соединительной площадки) каждого кристалла была расположена на задней стороне кристалла 110. На фиг.3 также показан теплоотвод 410, соединенный с задней стороной кристалла 210.
В некоторых вариантах воплощения продолжающиеся через кремниевую подложку переходные отверстия, связанные с кристаллом 110, могут не быть совмещенными с контактами (например, соединительными площадками) кристаллов 210. В таких ситуациях, электропроводный слой перераспределения, такой как металлический (например, медный) слой, может быть сформирован либо на задней стороне кристалла 110, или на стороне устройства кристалла 210. Такой слой перераспределения может использоваться как взаимное соединение между контактными точками (например, соединительными площадками) кристаллов 210 и продолжающимися через кремниевую подложку переходными отверстиями 130. На фиг.4 показана соединенная структура интегрального кристалла по фиг.2 в разрезе вдоль линии 3-3 в соответствии с другим вариантом воплощения. В данном примере контактные точки 220 кристаллов 210С и 210D не совмещены с продолжающимися через кремниевую подложку переходными отверстиями 130, продолжающимися между пакетом 310 и кристаллом 110. На фиг.4 представлен слой 150 перераспределения, состоящий, например, из электропроводного материала, такого как медь, сформированный в одном варианте воплощения на задней стороне кристалла 110. На фиг.5 показана поверхность задней стороны кристалла 110, на которой сформированы продолжающиеся через кремниевую подложку переходные отверстия 130А и 130В, продолжающиеся через кристалл 110 на поверхность задней стороны. На фиг.5 также показан сформированный слой 150 перераспределения, продолжающийся в поперечном направлении от каждого продолжающегося через кремниевую подложку переходного отверстия 130А. В данном примере, продолжающиеся через кремниевую подложку переходные отверстия 130В могут быть совмещены с контактными точками вторых кристаллов 210. В данном примере, слой 150 перераспределения может представлять собой электропроводный материал, такой как медь, сформированный с использованием фотолитографических технологий, в котором, например, медный материал осаждают на поверхность задней стороны кристалла 110, после чего наносят маску для формирования слоя 150 перераспределения и выполняют травление для получения структуры слоя перераспределения в виде штрихов, продолжающихся поперечно от пропущенных через кремниевую подложку переходных отверстий 130А до требуемого положения для формирования электрического контакта с контактными точками вторых кристаллов 210С и 210D. Слой 150 перераспределения может быть соединен с контактными точками кристаллов 210 через, например, паяное соединение, пропущенное через переходные отверстия 130В через кремниевую подложку.
В случае, когда это необходимо, материал прокладки может быть сформирован из, например, диэлектрического материала, соединенного со слоем перераспределения на поверхности кристалла 110 или кристаллов 210 для компенсации каких-либо зазоров между кристаллами. На фиг.4 показан материал 160 прокладки, сформированный со слоем 150 перераспределения на поверхности кристалла 110.
При описании со ссылкой на фиг.1-5 показаны четыре кристалла 210, такие как кристаллы запоминающих устройств (например, ДОЗУ или ДОЗУ), причем каждый из таких кристаллов имеет аналогичный размер кристалла. Следует понимать, что в других вариантах воплощения кристаллы, имеющие разные функции и различные размеры могут быть расположены друг над другом. На фиг.6 показан вид сверху соединенной структуры интегрального кристалла, состоящего из кристалла 510, представляющего собой, например, ЦПУ или логический кристалл. На поверхности (например, на поверхности задней стороны) кристалла 510 расположены кристаллы 610А и 610В, представляющие собой, например, запоминающие устройства ДОЗУ. Также на задней стороне кристалла 510 расположен кристалл 620, имеющий больший размер кристалла (площадь поперечного сечения), чем у кристалла 610А или кристалла 610В. Кристалл 620 представляет собой, например, запоминающее устройство ДОЗУ. В данном примере кристалл 610А, кристалл 610В и кристалл 620 описаны как кристаллы запоминающих устройств, но следует понимать, что также можно использовать другие типы кристаллов, такие как ЦПУ, логические кристаллы.
На фиг.7 показана блок-схема последовательности операций способа формирования соединенной структуры интегрального кристалла. В данном варианте воплощения кристаллы запоминающего устройства собирают на поверхности, такой как поверхность задней стороны ЦПУ или логического кристалла. Как отмечено выше, следует понимать, что тип кристаллов может быть выбран произвольно.
Как показано на фиг.7, в данном варианте воплощения сначала определяют требования к запоминающим устройствам для соединенной структуры интегрального кристалла (блок 710). Например, желательные требования к запоминающим устройствам могут представлять собой запоминающее устройство типа ДОЗУ объемом один гигабайт (Гб) для соединенной структуры интегральной схемы.
После определения требований к запоминающим устройствам выбирают количество кристаллов запоминающих устройств таким образом, чтобы суммарная площадь поверхности множества кристаллов приблизительно равнялась площади поверхности (например, площади задней боковой поверхности) ЦПУ или логического кристалла (блок 720). Например, в случаях, когда площадь поверхности ЦПУ или логического кристалла равна 400 мм2 и существуют кристаллы запоминающих устройств ДОЗУ емкостью 1 Гб, имеющие площадь поверхности 100 мм2, четыре кристалла запоминающего устройства ДОЗУ (4×100 мм2) приблизительно составляют площадь поверхности ЦПУ или логического кристалла.
После выбора кристаллов запоминающих устройств исследуют точки контактов (точки подключения питания и точки контактов ввода/вывода) кристаллов запоминающих устройств, и эту структуру сравнивают со структурой продолжающихся через кремниевую подложку переходных отверстий, требуемых для ЦПУ или логического кристалла. В этот момент определяют, требуется ли слой перераспределения (блок 730). Если слой перераспределения не нужен, контакты могут быть размещены на задней стороне ЦПУ, или логического кристалла (блок 740). Если необходим слой перераспределения, такой слой перераспределения формируют на задней стороне поверхности ЦПУ или логического кристалла и формируют контакты для слоя перераспределения (блок 750).
После того, как контакты будут установлены на поверхности (например, на задней боковой поверхности) кристалла ЦПУ, множество кристаллов запоминающих устройств соединяют с ЦПУ или логическим кристаллом, например, используя паяное соединение (блок 760). После соединения кристаллов запоминающих устройств с ЦПУ или логическим кристаллом, соединенный пакет кристаллов может быть соединен с пакетом подложки, включающим в себя проходящие через кремниевую подложку переходные отверстия, которые продолжаются до кристаллов запоминающих устройств (блок 770). Установка теплоотвода и любые другие технологии, обычно используемые при сборке пакетных подложек, могут использоваться после этого.
На фиг.8 показан вид сбоку электронного узла, включающего в себя соединенную структуру интегрального кристалла, который может быть физически и электрически соединен с печатной платой проводной разводки или с печатной платой (РСВ, ПП). Этот электронный узел может представлять собой часть электронной системы, такой как компьютер (например, настольный компьютер, переносной компьютер, портативный компьютер, сервер, и т.д.), беспроводного устройства связи (например, сотового телефона, беспроводного телефона, пейджера, и т.д.), периферийного устройства, относящегося к компьютеру (например, принтер, сканер, монитор и т.д.), устройства для развлечения (например, телевизионный приемник, радиоприемник, стереоустановка, ленточный проигрыватель и проигрыватель компакт-дисков, устройство записи видеокассет, проигрыватель МРЗ (проигрыватель, работающий с форматом аудиоданных Группы экспертов движущегося изображения, аудиоуровень 3 и т.д.) и т.п. На фиг.8 иллюстрируется пакет, который представляет собой часть настольного компьютера. На фиг.8 показан электронный узел 800, включающий в себя соединенную структуру 805 интегральной схемы, физически и электрически соединенной с подложкой 810. Подложку 810 пакета можно использовать для соединения кристалла 100 с печатной платой 820, такой как материнская плата или другая печатная плата.
В предшествующем подробном описании делается ссылка на специфические варианты его воплощения. Однако следует понимать, что различные модификации и изменения могут быть выполнены в нем без выхода за пределы широкого понимания сущности и объема следующей формулы изобретения. Описание и чертежи, соответственно, следует рассматривать как иллюстрацию, а не в ограничительном смысле.

Claims (21)

1. Устройство интегральной схемы, содержащее:
первый кристалл, содержащий множество продолжающихся через подложку переходных отверстий (ПОК), каждое из которых включает электропроводный материал, причем первый кристалл содержит площадь поверхности; и
множество вторых кристаллов, каждый из которых содержит множество контактных точек, соединенных с электропроводным материалом ПОК первого кристалла, причем множество вторых кристаллов расположены на первом кристалле так, что они совместно составляют площадь поверхности, приблизительно равную или наиболее соответствующую площади поверхности первого кристалла.
2. Устройство по п.1, в котором первый кристалл и множество вторых кристаллов соединены в конфигурации, в которой передняя сторона обращена к задней стороне.
3. Устройство по п.2, в котором первый кристалл содержит ЦПУ или логический кристалл.
4. Устройство по п.3, в котором множество вторых кристаллов содержит модули запоминающего устройства.
5. Устройство по п.3, в котором множество вторых кристаллов содержит модули динамического оперативного запоминающего устройства.
6. Устройство по п.1, в котором первый кристалл содержит многоядерный процессор, и множество вторых кристаллов имеют такую конфигурацию, что каждый из множества вторых кристаллов расположен на соответствующих ядрах многоядерного процессора.
7. Устройство по п.1, в котором первый кристалл дополнительно содержит множество контактных точек, соединенных с ПОК через электропроводный слой перераспределения, и множество контактных точек каждого из вторых кристаллов соединены с множеством контактов первого кристалла.
8. Способ изготовления устройства интегральной схемы, содержащий: размещение множество вторых кристаллов на первом кристалле таким образом, что совместно множество вторых кристаллов составляет площадь поверхности, приблизительно равную или наиболее соответствующую площади поверхности первого кристалла; и электрически соединяют множество вторых кристаллов с множеством продолжающихся через подложку переходных отверстий (ПОК) первого кристалла, при этом ПОК включают электропроводный материал.
9. Устройство по п.8, в котором первый кристалл и множество вторых кристаллов соединены в конфигурации соединения в которой передняя сторона обращена к задней стороне.
10. Устройство по п.9, в котором первый кристалл содержит ЦПУ или логический кристалл.
11. Устройство по п.10, в котором множество вторых кристаллов содержит модули запоминающих устройств.
12. Устройство по п.10, в котором множество вторых кристаллов содержит модули динамического оперативного запоминающего устройства.
13. Способ по п.8, в котором первый кристалл содержит многоядерный процессор, и размещение множества вторых кристаллов на первом кристалле содержит такую компоновку, что каждый из множества вторых кристаллов соединен с соответствующим одним из ядер многоядерного процессора.
14. Способ по п.8, в котором первый кристалл содержит множество контактных точек, соединенных с ПОК через электропроводный слой перераспределения, и соединение множества вторых кристаллов содержит соединение контактных точек множества вторых кристаллов с множеством контактных точек первого кристалла.
15. Система интегральной схемы, содержащая:
сборку электронного узла, включающую в себя печатную плату и структуру интегральной схемы, соединенную с печатной платой, при этом структура интегральной схемы содержит:
первый кристалл, содержащий множество продолжающихся через подложку переходных отверстий (ПОК), каждое из которых включает электропроводный материал, причем первый кристалл содержит площадь поверхности; и
множество вторых кристаллов, каждый из которых содержит множество контактных точек, соединенных с электропроводным материалом ПОК первого кристалла, причем множество вторых кристаллов размещено на первом кристалле таким образом, что совместно они составляют площадь поверхности, приблизительно равную или наиболее соответствующую площади поверхности первого кристалла.
16. Система по п.15, в которой первый кристалл и множество вторых кристаллов соединены в конфигурации с соединением передней стороны с задней стороной.
17. Система по п.16, в которой первый кристалл содержит ЦПУ или логический кристалл.
18. Система по п.17, в которой множество вторых кристаллов содержит модули запоминающих устройств.
19. Система по п.17, в которой множество вторых кристаллов содержит модули динамического оперативного запоминающего устройства.
20. Система по п.15, в которой первый кристалл содержит многоядерный процессор, и множество вторых кристаллов, выполненных таким образом, что каждый из множества вторых кристаллов расположен на соответствующих ядрах многоядерного процессора.
21. Система по п.15, в которой первый кристалл дополнительно содержит множество контактных точек, соединенных с ПОК через электропроводный слой перераспределения, и множество контактных точек каждого из вторых кристаллов соединено с множеством контактных точек первого кристалла.
RU2009127834/28A 2006-12-20 2007-12-06 Устройство интегральной схемы и способ изготовления устройства интегральной схемы RU2419179C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/613,774 2006-12-20
US11/613,774 US8110899B2 (en) 2006-12-20 2006-12-20 Method for incorporating existing silicon die into 3D integrated stack

Publications (2)

Publication Number Publication Date
RU2009127834A RU2009127834A (ru) 2011-01-27
RU2419179C2 true RU2419179C2 (ru) 2011-05-20

Family

ID=39541641

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2009127834/28A RU2419179C2 (ru) 2006-12-20 2007-12-06 Устройство интегральной схемы и способ изготовления устройства интегральной схемы

Country Status (6)

Country Link
US (1) US8110899B2 (ru)
CN (2) CN101563773B (ru)
BR (1) BRPI0722059B1 (ru)
DE (1) DE112007003111B4 (ru)
RU (1) RU2419179C2 (ru)
WO (1) WO2008079625A1 (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2603435C2 (ru) * 2011-10-17 2016-11-27 Конинклейке Филипс Н.В. Устройство с переходными отверстиями в подложке и способ его производства
RU2630706C2 (ru) * 2013-09-24 2017-09-12 Интел Корпорейшн Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7692946B2 (en) * 2007-06-29 2010-04-06 Intel Corporation Memory array on more than one die
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
US7855931B2 (en) 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8756486B2 (en) 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US8289760B2 (en) 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
TWI382515B (zh) * 2008-10-20 2013-01-11 Accton Wireless Broadband Corp 無線收發模組
US8127185B2 (en) * 2009-01-23 2012-02-28 Micron Technology, Inc. Memory devices and methods for managing error regions
US8082537B1 (en) * 2009-01-28 2011-12-20 Xilinx, Inc. Method and apparatus for implementing spatially programmable through die vias in an integrated circuit
US7989959B1 (en) 2009-01-29 2011-08-02 Xilinx, Inc. Method of forming stacked-die integrated circuit
US8987868B1 (en) 2009-02-24 2015-03-24 Xilinx, Inc. Method and apparatus for programmable heterogeneous integration of stacked semiconductor die
US8421500B2 (en) * 2009-11-30 2013-04-16 International Business Machines Corporation Integrated circuit with stacked computational units and configurable through vias
US9015023B2 (en) 2010-05-05 2015-04-21 Xilinx, Inc. Device specific configuration of operating voltage
CN102254840A (zh) * 2010-05-18 2011-11-23 宏宝科技股份有限公司 半导体结构及其制造方法
US8525340B2 (en) * 2010-06-11 2013-09-03 Premitec, Inc. Flexible electronic devices and related methods
US8492911B2 (en) 2010-07-20 2013-07-23 Lsi Corporation Stacked interconnect heat sink
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
WO2013003029A2 (en) * 2011-06-29 2013-01-03 Rambus Inc. Multi-element memory device with power control for individual elements
US8873320B2 (en) * 2011-08-17 2014-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM repair architecture for wide I/O DRAM based 2.5D/3D system chips
TW201347101A (zh) * 2011-12-01 2013-11-16 Mosaid Technologies Inc 具有堆疊記憶體之中央處理單元
US9000490B2 (en) 2013-04-19 2015-04-07 Xilinx, Inc. Semiconductor package having IC dice and voltage tuners
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories
US9559040B2 (en) * 2013-12-30 2017-01-31 International Business Machines Corporation Double-sided segmented line architecture in 3D integration
US10049953B2 (en) * 2015-09-21 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US10325855B2 (en) * 2016-03-18 2019-06-18 Qualcomm Incorporated Backside drill embedded die substrate
US10672744B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D compute circuit with high density Z-axis interconnects
US10600735B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus
US10593667B2 (en) 2016-10-07 2020-03-17 Xcelsis Corporation 3D chip with shielded clock lines
US10672743B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D Compute circuit with high density z-axis interconnects
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10600780B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus circuit
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
KR20240036154A (ko) 2016-10-07 2024-03-19 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
US10600691B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing power interconnect layer
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
US10586786B2 (en) 2016-10-07 2020-03-10 Xcelsis Corporation 3D chip sharing clock interconnect layer
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
US11487445B2 (en) * 2016-11-22 2022-11-01 Intel Corporation Programmable integrated circuit with stacked memory die for storing configuration data
KR102460720B1 (ko) * 2017-11-16 2022-10-31 삼성전자주식회사 반도체 소자 패키지를 포함하는 전자 장치
US10679924B2 (en) * 2018-03-05 2020-06-09 Win Semiconductors Corp. Semiconductor device with antenna integrated
FR3082656B1 (fr) 2018-06-18 2022-02-04 Commissariat Energie Atomique Circuit integre comprenant des macros et son procede de fabrication
CA3126131C (en) 2019-02-06 2023-11-07 Hewlett-Packard Development Company, L.P. Fluid ejection devices including contact pads
US11599299B2 (en) 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
US11348856B2 (en) * 2019-12-20 2022-05-31 Micron Technology, Inc. Thermal cooling element for memory devices of a memory sub-system

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183019A (ja) * 1991-12-27 1993-07-23 Hitachi Ltd 半導体装置およびその製造方法
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
US5886412A (en) * 1995-08-16 1999-03-23 Micron Technology, Inc. Angularly offset and recessed stacked die multichip device
JP2964983B2 (ja) * 1997-04-02 1999-10-18 日本電気株式会社 三次元メモリモジュール及びそれを用いた半導体装置
US5990564A (en) * 1997-05-30 1999-11-23 Lucent Technologies Inc. Flip chip packaging of memory chips
US6441495B1 (en) * 1997-10-06 2002-08-27 Rohm Co., Ltd. Semiconductor device of stacked chips
US6052287A (en) * 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
US6677668B1 (en) * 1998-01-13 2004-01-13 Paul T. Lin Configuration for testing a substrate mounted with a most performance-demanding integrated circuit
US6025638A (en) * 1998-06-01 2000-02-15 International Business Machines Corporation Structure for precision multichip assembly
US6815251B1 (en) * 1999-02-01 2004-11-09 Micron Technology, Inc. High density modularity for IC's
US6268660B1 (en) 1999-03-05 2001-07-31 International Business Machines Corporation Silicon packaging with through wafer interconnects
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
US6255899B1 (en) * 1999-09-01 2001-07-03 International Business Machines Corporation Method and apparatus for increasing interchip communications rates
US6559531B1 (en) * 1999-10-14 2003-05-06 Sun Microsystems, Inc. Face to face chips
US6362525B1 (en) * 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
DE19954895C2 (de) * 1999-11-15 2002-02-14 Infineon Technologies Ag Anordnung zur elektrischen Verbindung zwischen Chips in einer dreidimensional ausgeführten Schaltung
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
US6348728B1 (en) * 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
DE10004647C1 (de) * 2000-02-03 2001-07-26 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelementes mit einem Multichipmodul und einem Silizium-Trägersubstrat
US6252305B1 (en) * 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
US6731009B1 (en) * 2000-03-20 2004-05-04 Cypress Semiconductor Corporation Multi-die assembly
US6483043B1 (en) * 2000-05-19 2002-11-19 Eaglestone Partners I, Llc Chip assembly with integrated power distribution between a wafer interposer and an integrated circuit chip
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
JP3581086B2 (ja) * 2000-09-07 2004-10-27 松下電器産業株式会社 半導体装置
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
US6696765B2 (en) * 2001-11-19 2004-02-24 Hitachi, Ltd. Multi-chip module
JP4565727B2 (ja) * 2000-10-10 2010-10-20 三洋電機株式会社 半導体装置の製造方法
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
US7498196B2 (en) * 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US6593644B2 (en) * 2001-04-19 2003-07-15 International Business Machines Corporation System of a package fabricated on a semiconductor or dielectric wafer with wiring on one face, vias extending through the wafer, and external connections on the opposing face
JP3788268B2 (ja) * 2001-05-14 2006-06-21 ソニー株式会社 半導体装置の製造方法
US7215022B2 (en) * 2001-06-21 2007-05-08 Ati Technologies Inc. Multi-die module
SG122743A1 (en) * 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
US6797537B2 (en) * 2001-10-30 2004-09-28 Irvine Sensors Corporation Method of making stackable layers containing encapsulated integrated circuit chips with one or more overlaying interconnect layers
US6867501B2 (en) * 2001-11-01 2005-03-15 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
US6885562B2 (en) * 2001-12-28 2005-04-26 Medtronic Physio-Control Manufacturing Corporation Circuit package and method for making the same
US6848177B2 (en) * 2002-03-28 2005-02-01 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6682955B2 (en) * 2002-05-08 2004-01-27 Micron Technology, Inc. Stacked die module and techniques for forming a stacked die module
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US20040075170A1 (en) * 2002-10-21 2004-04-22 Yinon Degani High frequency integrated circuits
US6891258B1 (en) * 2002-12-06 2005-05-10 Xilinx, Inc. Interposer providing low-inductance decoupling capacitance for a packaged integrated circuit
CN1729050A (zh) * 2002-12-20 2006-02-01 本田技研工业株式会社 用于氢产生的含铂－钌催化剂配方
CA2455024A1 (en) * 2003-01-30 2004-07-30 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
US7035113B2 (en) * 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
US6911730B1 (en) * 2003-03-03 2005-06-28 Xilinx, Inc. Multi-chip module including embedded transistors within the substrate
US7475175B2 (en) * 2003-03-17 2009-01-06 Hewlett-Packard Development Company, L.P. Multi-processor module
KR100524975B1 (ko) * 2003-07-04 2005-10-31 삼성전자주식회사 반도체 장치의 적층형 패키지
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
US20050127490A1 (en) * 2003-12-16 2005-06-16 Black Bryan P. Multi-die processor
US7060601B2 (en) * 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US7058247B2 (en) * 2003-12-17 2006-06-06 International Business Machines Corporation Silicon carrier for optical interconnect modules
US7030470B1 (en) * 2004-05-11 2006-04-18 Sun Microsystems, Inc. Using chip lamination to couple an integrated circuit with a microstrip transmission line
KR100575591B1 (ko) * 2004-07-27 2006-05-03 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법
US7202554B1 (en) * 2004-08-19 2007-04-10 Amkor Technology, Inc. Semiconductor package and its manufacturing method
US7419852B2 (en) * 2004-08-27 2008-09-02 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies
US7109068B2 (en) 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
TWI239698B (en) * 2004-10-07 2005-09-11 Advanced Flash Memory Card Tec Structure of memory card and producing method thereof
US20060202317A1 (en) * 2005-03-14 2006-09-14 Farid Barakat Method for MCP packaging for balanced performance
JP4520355B2 (ja) * 2005-04-19 2010-08-04 パナソニック株式会社 半導体モジュール
US7746656B2 (en) * 2005-05-16 2010-06-29 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US7317256B2 (en) * 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US20060278979A1 (en) * 2005-06-09 2006-12-14 Intel Corporation Die stacking recessed pad wafer design
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
JP5116268B2 (ja) * 2005-08-31 2013-01-09 キヤノン株式会社 積層型半導体装置およびその製造方法
JP4473807B2 (ja) * 2005-10-27 2010-06-02 パナソニック株式会社 積層半導体装置及び積層半導体装置の下層モジュール
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US7402912B2 (en) * 2005-12-15 2008-07-22 International Business Machines Corporation Method and power control structure for managing plurality of voltage islands
US7402442B2 (en) * 2005-12-21 2008-07-22 International Business Machines Corporation Physically highly secure multi-chip assembly
US7279795B2 (en) * 2005-12-29 2007-10-09 Intel Corporation Stacked die semiconductor package
US7616470B2 (en) * 2006-06-16 2009-11-10 International Business Machines Corporation Method for achieving very high bandwidth between the levels of a cache hierarchy in 3-dimensional structures, and a 3-dimensional structure resulting therefrom
US7486525B2 (en) * 2006-08-04 2009-02-03 International Business Machines Corporation Temporary chip attach carrier
US7952184B2 (en) * 2006-08-31 2011-05-31 Micron Technology, Inc. Distributed semiconductor device methods, apparatus, and systems
US7514775B2 (en) * 2006-10-09 2009-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
US7692278B2 (en) * 2006-12-20 2010-04-06 Intel Corporation Stacked-die packages with silicon vias and surface activated bonding
US20100032820A1 (en) * 2008-08-06 2010-02-11 Michael Bruennert Stacked Memory Module

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2603435C2 (ru) * 2011-10-17 2016-11-27 Конинклейке Филипс Н.В. Устройство с переходными отверстиями в подложке и способ его производства
RU2630706C2 (ru) * 2013-09-24 2017-09-12 Интел Корпорейшн Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку

Also Published As

Publication number Publication date
CN102610596A (zh) 2012-07-25
CN102610596B (zh) 2015-09-16
BRPI0722059B1 (pt) 2018-10-09
DE112007003111B4 (de) 2020-06-18
RU2009127834A (ru) 2011-01-27
BRPI0722059A2 (pt) 2014-04-01
US8110899B2 (en) 2012-02-07
CN101563773B (zh) 2012-05-30
WO2008079625A1 (en) 2008-07-03
DE112007003111T5 (de) 2009-11-05
US20080150088A1 (en) 2008-06-26
CN101563773A (zh) 2009-10-21

Similar Documents

Publication Publication Date Title
RU2419179C2 (ru) Устройство интегральной схемы и способ изготовления устройства интегральной схемы
US9240377B2 (en) X-line routing for dense multi-chip-package interconnects
US7800138B2 (en) Semiconductor device including thermally dissipating dummy pads
KR100843213B1 (ko) 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법
US9691437B2 (en) Compact microelectronic assembly having reduced spacing between controller and memory packages
CN112185912B (zh) 包含热电路的半导体组合件及其制造方法
KR100911784B1 (ko) 다중 전압용 분리형 박막 커패시터
CN110088896B (zh) 集成电路封装中的信号路由
JP2008294423A (ja) 半導体装置
US20050141206A1 (en) Array capacitors with voids to enable a full-grid socket
KR20200026610A (ko) 우수한 열 방출 특성 및 전자기 차폐 특성을 갖는 반도체 패키지
JP2001007249A (ja) パッケージ基板及びこれを備えた半導体装置
US20090039482A1 (en) Package Including a Microprocessor & Fourth Level Cache
CN117546289A (zh) 阻抗降低的基板
US11682664B2 (en) Standard cell architecture with power tracks completely inside a cell
KR100513422B1 (ko) 집적회로 모듈의 구조
US20200294986A1 (en) Differential trench fill for ease of layout design
US20240314920A1 (en) Electronic system
CN118712142A (zh) 半导体装置
CN118782589A (zh) 一种封装结构、封装器件及电子设备
JP2004273706A (ja) 電子回路装置
WO2019066902A1 (en) PILLAR NETWORK PLATE
CN112151458A (zh) 功能封装模块及其制备方法、功能封装组件及电子设备

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20171207