RU2630706C2 - Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку - Google Patents

Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку Download PDF

Info

Publication number
RU2630706C2
RU2630706C2 RU2014138481A RU2014138481A RU2630706C2 RU 2630706 C2 RU2630706 C2 RU 2630706C2 RU 2014138481 A RU2014138481 A RU 2014138481A RU 2014138481 A RU2014138481 A RU 2014138481A RU 2630706 C2 RU2630706 C2 RU 2630706C2
Authority
RU
Russia
Prior art keywords
microelectronic
crystal
microelectronic crystal
substrate
layer
Prior art date
Application number
RU2014138481A
Other languages
English (en)
Other versions
RU2014138481A (ru
Inventor
Райнхард МАНКОПФ
Ханс-Йоахим БАРТ
Вольфганг МОЛЬЦЕР
Свен АЛЬБЕРС
Бернд МЕМЛЕР
Торстен Мейер
Эдмунд ГЁЦ
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2014138481A publication Critical patent/RU2014138481A/ru
Application granted granted Critical
Publication of RU2630706C2 publication Critical patent/RU2630706C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Изобретение относится к микроэлектронным устройствам, которые включают в себя многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку. Согласно изобретению по меньшей мере один первый микроэлектронный кристалл прикреплен ко второму микроэлектронному кристаллу, при этом между вторым микроэлектронным кристаллом и по меньшей мере одним первым микроэлектронным кристаллом размещен материал для неполного заполнения, микроэлектронные кристаллы заделаны в микроэлектронную подложку, а микроэлектронная подложка содержит первый наслаиваемый слой и второй наслаиваемый слой, между которыми образована граница раздела, причем граница раздела примыкает к материалу для неполного заполнения границы раздела, или первому микроэлектронному кристаллу, или второму микроэлектронному кристаллу. Изобретение обеспечивает повышение плотности упаковки микроэлектронного устройства. 3 н. и 20 з.п. ф-лы, 10 ил.
.

Description

Область техники, к которой относится изобретение
Рассматриваемые здесь варианты осуществления, в целом, относятся к микроэлектронным устройствам, которые включают в себя многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку.
Уровень техники, предшествующий изобретению
Повышение производительности, снижение себестоимости, миниатюризация компонентов интегральных схем и увеличение плотности упаковки элементов интегральных схем - задачи, которые постоянно приходится решать микроэлектронной отрасли. Одним из способов достижения по меньшей мере некоторых из этих задач является многоярусное расположение кристаллов. Подобные многоярусно расположенные кристаллы затем могут устанавливаться на микроэлектронной подложке, которая обеспечивает электрические соединения между микроэлектронными кристаллам и внешними компонентами. Между тем, многоярусное расположение кристаллов может приводить к тому, что z-высота (т.е. толщина) оказывается слишком большой для тонких устройств, таких как мобильные телефоны, планшеты и т.п. Поэтому, для уменьшения z-высоты, многоярусно расположенные кристаллы могут встраиваться в микроэлектронную подложку при помощи процесса ламинирования. Между тем, микроэлектронные кристаллы являются относительно хрупкими и, при многоярусном расположении, во время процесса ламинирования могут быть трескаться.
Краткое описание чертежей
Предмет настоящего изобретения наиболее точно сформулирован и ясно заявлен в заключительной части спецификации изобретения. Вышеупомянутые, а также другие признаки настоящего изобретения станут более понятны из последующего подробного описания и прилагаемой формулы изобретения совместно с прилагаемыми чертежами. Следует понимать, что прилагаемые чертежи отражают лишь некоторые из вариантов осуществления настоящего изобретения, поэтому они не должны рассматриваться в качестве ограничения объема изобретения. Для того чтобы настоящее раскрытие изобретения стало более понятно, раскрытие изобретения будет рассмотрено более предметно и детализировано с использованием прилагаемых чертежей, где:
На фигурах 1-5 показаны виды в сечении, сбоку, способов формирования микроэлектронной подложки, в которую встроены многоярусные микроэлектронные кристаллы, по вариантам осуществления настоящего изобретения.
На фиг. 6 показан вид в сечении, сбоку, микроэлектронного устройства, в котором многоярусные микроэлектронные кристаллы встроены в микроэлектронную подложку, по одному из вариантов осуществления настоящего изобретения.
На фиг. 7 показан вид в сечении, сбоку, микроэлектронного устройства, в котором многоярусные микроэлектронные кристаллы встроены в микроэлектронную подложку, по другому варианту осуществления настоящего изобретения.
На фиг. 8 показана блок-схема процесса формирования микроэлектронной подложки, в которую встроены многоярусные микроэлектронные кристаллы, по одному из вариантов осуществления настоящего изобретения.
На фиг. 9 показана блок-схема процесса формирования микроэлектронной подложки, в которую встроены многоярусные микроэлектронные кристаллы, по другому варианту осуществления настоящего изобретения.
На фиг. 10 изображена электронная система по одному из вариантов осуществления настоящего изобретения.
Подробное описание изобретения
В последующем подробном описании изобретения дается ссылка на прилагаемые чертежи, на которых в качестве иллюстрации показаны конкретные варианты практического осуществления заявленного предмета изобретения. Подобные варианты осуществления рассмотрены достаточно детализировано для того чтобы специалисты в данной области техники могли практически осуществить предмет изобретения. Следует понимать, что различные варианты, несмотря на отличия, не обязательно являются взаимоисключающими. Например, конкретный признак, конструкция или параметр, рассматриваемый здесь для одного варианта осуществления, может, не выходя за объем и сущность заявленного предмета изобретения, быть реализован в другом варианте осуществления. Помимо этого, следует понимать, что расположение или компоновка индивидуальных элементов в каждом из рассматриваемых вариантов осуществления, может быть изменена, не выходя за объем и сущность заявленного предмета изобретения. Поэтому, последующее подробное описание не следует рассматривать в ограничительном смысле, поскольку объем настоящего изобретения определяется лишь прилагаемой формулой изобретения, трактуемой надлежащим образом, а также любыми эквивалентами, предусмотренными прилагаемой формулой изобретения. На чертежах одни и те же или схожие элементы или функциональность на разных видах обозначены схожими позициями, а изображенные здесь элементы не обязательно даны в масштабе относительно друг друга, наоборот, в контексте настоящего описания изобретения отдельные элементы могут быть преувеличены или преуменьшены для большей наглядности.
Варианты осуществления настоящего изобретения относятся к области встраивания многоярусных микроэлектронных кристаллов в микроэлектронную подложку. По одному из вариантов осуществления по меньшей мере один первый микроэлектронный кристалл может быть прикреплен ко второму микроэлектронному кристаллу, при этом между по меньшей мере одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом помещается материал для неполного заполнения. Затем может быть сформирована микроэлектронная подложка путем ламинирования по меньшей мере одного первого микроэлектронного кристалла и второго микроэлектронного кристалла в материала подложки.
По одному из вариантов осуществления, показанному на фиг. 1, по меньшей мере один первый микроэлектронный кристалл 102 может быть прикреплен ко второму микроэлектронному кристаллу 122 посредством множества межсоединений 142, таких как столбиковые или шариковые выводы из оплавляемого припоя в конфигурации, которая, в общем, известна как монтаж перевернутого кристалла или монтаж кристалла методом контролируемого сплющивания («С4»). Межсоединения 142 могут проходить между контактными площадками 104 на первом микроэлектронном кристалле 102 и контактными площадками 124, являющимися их зеркальным отображением, на втором микроэлектронном кристалле 122, образуя электрическое соединение между кристаллами. Контактные площадки 104 первого микроэлектронного кристалла могут быть электрически связаны с интегральными схемами (не показаны) в первом микроэлектронном кристалле 102. Контактные площадки 124 второго микроэлектронного кристалла могут быть электрически связаны с интегральными схемами (не показаны) во втором микроэлектронном кристалле 122 и/или могут быть электрически связаны с межсоединениями (показаны пунктирными линиями 144), соединенными с контактными площадками 124 второго микроэлектронного кристалла, которые не образуют средство прикрепления первого микроэлектронного кристалла 102 ко второму микроэлектронному кристаллу 122. Хотя на фиг. 1 показано, что первый микроэлектронный кристалл 102 меньше по длине (в направлении X) и/или по ширине (в направлении Y), чем второй микроэлектронный кристалл 122, следует понимать, что первый микроэлектронный кристалл 102 может быть, по существу, такого же размера, что и второй микроэлектронный кристалл 122. Помимо этого, более одного первого микроэлектронного кристалла 102 может быть прикреплено ко второму микроэлектронному кристаллу 122 и более двух микроэлектронных кристаллов может быть установлено в ярус один на другом.
Как первый микроэлектронный кристалл 102, так и второй микроэлектронный кристалл 122 могут быть любыми соответствующими микроэлектронными компонентами, в том числе активными компонентами, такими как микропроцессор, чипсет, графическое устройство, беспроводное устройство, устройство памяти, интегральная схема для конкретного приложения и т.п., кроме этого один из следующих элементов: первый микроэлектронный кристалл 102 или второй микроэлектронный кристалл 122 могут быть пассивными компонентами, такими как резистор, конденсатор, индуктивность и т.п.
Межсоединения 142 могут быть изготовлены из любого подходящего материала, включая, но не ограничиваясь, припои и эпоксидные смолы с проводящим наполнителем. Материалы припоя могут включать в себя любой подходящий материал, включая, но не ограничиваясь, сплавы свинца/олова, такие как припой из 63% олова/37% свинца или безсвинцовые припои, такие как чистое олово или сплавы с высоким содержанием олова (например, 90% олова или более), такие как сплавы олова/висмута, эвтектический сплав олова/серебра, трехкомпонентный сплав олова/серебра/меди, эвтектический сплав олова/меди и аналогичные сплавы. Когда первый микроэлектронный кристалл 102 крепится ко второму микроэлектронному кристаллу 122 при помощи межсоединений 142 из припоя, припой оплавляется за счет тепла, давления и/или энергии звуковой волны для прикрепления припоя между контактными площадками 104 первого микроэлектронного кристалла и контактными площадками 124 второго микроэлектронного кристалла.
Как дополнительно показано на фиг. 1, электроизолирующий материал 152 для неполного заполнения может находиться между первым микроэлектронным кристаллом 102 и вторым микроэлектронным кристаллом 122, а также вокруг межсоединений 142. По одному из вариантов осуществления, показанному на фиг. 2, материал 152 для неполного заполнения может быть полимерным материалом, таким как эпоксидная смола, которая может включать в себя наполнитель (такой как диоксид кремния), имеющий достаточно низкую вязкость, позволяющую ему затекать между первым микроэлектронным кристаллом 102 и вторым микроэлектронным кристаллом 122 под действием капиллярного эффекта во время его введения с помощью подающего устройства 154 вдоль первого микроэлектронного кристалла 102, после прикрепления первого микроэлектронного кристалла 102 ко второму микроэлектронному кристаллу 122, как это будет понятно специалисту в данной области техники, для получения конфигурации по фиг. 1. Затем материал 152 для неполного заполнения может быть впоследствии отвержден. Как будет понятно специалисту в данной области техники, коэффициент теплового расширения подзаливочного материала 152 может быть, по существу, таким же, как коэффициент теплового расширения у первого микроэлектронного кристалла 102 или у второго микроэлектронного кристалла 122.
По другому варианту осуществления, показанному на фиг. 3, материал 152 для неполного заполнения может быть «нетекучим» материалом, который наносится на первый микроэлектронный кристалл 102, второй микроэлектронный кристалл 122 (показан), или на оба кристалла до прикрепления первого микроэлектронного кристалла 102 ко второму микроэлектронному кристаллу 122. В общем, нетекучий материал 152 для неполного заполнения имеет вязкость, которая позволяет наносить его, например, путем печати или наслаивания, и, по существу, сохранять форму, как это будет понятно специалистам в данной области техники. Межсоединения 142 могут быть впрессованы через «нетекучий» материал 152 для неполного заполнения во время прикрепления первого микроэлектронного кристалла 102 ко второму микроэлектронному кристаллу 122 для получения конфигурации по фиг. 1. Затем материал 152 для неполного заполнения может быть отвержден.
Как показано на фиг. 4, электроизоляционный первый наслаиваемый слой 162 может находиться рядом с первым микроэлектронным кристаллом 102, а электроизолирующий второй наслаиваемый слой 164 может находиться рядом со вторым микроэлектронным кристаллом 122. Давление (показано стрелками 166 на фиг. 4) может прикладываться к первому наслаиваемому слою 162 и второму наслаиваемому слою 164 для толкания первого наслаиваемого слоя 162 и второго наслаиваемого слоя 164 в направлении друг друга, формируя тем самым микроэлектронную подложку 172, которая охватывает (например, по существу, окружает) по меньшей мере один первый микроэлектронный кристалл 102 и второй микроэлектронный кристалл 122, как это показано на фиг. 5. Первый наслаиваемый слой 162 и второй наслаиваемый слой 164 могут быть предпочтительно выполнены из любого материала, подходящего для подложки, включая, но не ограничиваясь, полимеры. Процесс наслаивания и используемые материалы хорошо известны из уровня техники, поэтому в целях краткости и конспективности они не будут здесь рассматриваться или изображаться. Кроме этого, первый наслаиваемый слой 162 и второй наслаиваемый слой 164 могут образовывать между ними границу 168 раздела. Как показано на фиг. 5, граница 168 раздела может примыкать к материалу 152 для неполного заполнения. Между тем, следует понимать, что граница 168 раздела может примыкать к первому микроэлектронному кристаллу 102 или ко второму микроэлектронному кристаллу 122 (не показан).
Если бы материала для неполного заполнения между первым микроэлектронным кристаллом 102 и вторым микроэлектронным кристаллом 122 не было, тогда давление 166, создаваемое для прижатия первого наслаиваемого слоя 162 ко второму наслаиваемому слою 164, могло бы приводить к образованию трещин по меньшей мере в одном из кристаллов: первом микроэлектронном кристалле 102 или втором микроэлектронном кристалле 122.
На фигурах 6 и 7 изображены два примера электрических соединений, образованных в микроэлектронной подложке 172, с первым микроэлектронным кристаллом 102 и/или вторым микроэлектронным кристаллом 122, в результате чего образуется микроэлектронное устройство. Как показано на фиг. 6, контактные площадки 104 первого микроэлектронного кристалла могут быть образованы на активной поверхности 202 первого микроэлектронного кристалла 102. Как понятно специалистам в данной отрасли техники, интегральные схемы (не показаны) первого микроэлектронного кристалла образованы в зоне 204 интегральных схем, между активной поверхностью 202 первого микроэлектронного кристалла и глубиной, обозначенной пунктирной линией 206. Кроме этого, контактные площадки 124 второго микроэлектронного кристалла могут быть образованы на активной поверхности 222 второго микроэлектронного кристалла 122. Интегральные схемы (не показаны) второго микроэлектронного кристалла 122 образованы в зоне 224 интегральных схем, между активной поверхностью 222 второго микроэлектронного кристалла и глубиной, обозначенной пунктирной линией 226. Поэтому в конфигурации по фиг. 6 активная поверхность 202 первого микроэлектронного кристалла102 обращена в сторону активной поверхности 222 второго микроэлектронного кристалла 122.
На фиг. 6 также показано, что по меньшей мере одно переходное отверстие 208 в кремнии может быть образовано так, чтобы оно проходило от задней поверхности 212 первого микроэлектронного кристалла 102 (противоположной активной поверхности 202 первого микроэлектронного кристалла) до зоны 204 интегральных схем первого микроэлектронного кристалла, таким образом, чтобы по меньшей мере одно переходное отверстие 208 в кремнии первого микроэлектронного кристалла могло иметь электрический контакт по меньшей мере с одной Интегральной схемой (не показана), расположенной в зоне 204 интегральных схем первого микроэлектронного кристалла. Помимо этого, как показано на фиг. 6, по меньшей мере одно переходное отверстие 228 в кремнии может быть образовано так, чтобы оно проходило от задней поверхности 232 второго микроэлектронного кристалла 122 (противоположной активной поверхности 222 второго микроэлектронного кристалла) до зоны 224 интегральных схем второго микроэлектронного кристалла, таким образом, чтобы по меньшей мере одно переходное отверстие 228 в кремнии второго микроэлектронного кристалла могло иметь электрический контакт по меньшей мере с одной интегральной схемой (не показана), расположенной в зоне 224 интегральных схем второго микроэлектронного кристалла.
Как показано на фиг. 6, первый слой 252 межсоединения может быть образован на первой поверхности 254 микроэлектронной подложки 172 (вблизи первого микроэлектронного кристалла 102) и/или второй слой 262 межсоединения может быть образован на второй поверхности 264 микроэлектронной подложки 172 (вблизи второго микроэлектронного кристалла 122). Первый слой 252 межсоединения и второй слой 262 межсоединения могут содержать множество диэлектрических слоев (не показаны) с проводящими соединениями (в общем показаны пунктирными линиями 256 и 266, соответственно). Проводящие соединения 256 и 266 могут быть образованы проводящими дорожками показаны), образованными между проводящими слоями (не показаны), множеством проводящих переходных отверстий (не показаны), проходящих через диэлектрические слои (не показаны). Проводящее соединение 256 первого слоя межсоединения может электрически соединять по меньшей мере одно переходное отверстие 208 в кремнии первого микроэлектронного кристалла (через проводящее переходное отверстие 258 первого микроэлектронного кристалла) с внешним межсоединением 260, таким как шариковые выводы из припоя (не показаны). Помимо этого, по меньшей мере одно проводящее переходное отверстие 282 может проходить от первой поверхности 254 подложки до соответствующей контактной площадки 124 второго микроэлектронного кристалла, оно не образует средство прикрепления первого микроэлектронного кристалла 102 ко второму микроэлектронному кристаллу 122. По меньшей мере одно проводящее переходное отверстие 282 может быть соединено по меньшей мере с одним проводящим соединением 256 первого слоя межсоединения. Проводящее соединение 266 второго слоя межсоединения может электрически соединять по меньшей мере одно переходное отверстие 228 в кремнии второго микроэлектронного кристалла (через проводящее переходное отверстие 268 второго микроэлектронного кристалла) с внешним межсоединением 270, таким как шариковые выводы из припоя (показаны). Помимо этого, по меньшей мере одно проводящее переходное отверстие 284 в подложке может проходить от первой поверхности 254 подложки до второй поверхности 264 подложки. Проводящее переходное отверстие 284 в подложке может быть соединено с проводящим переходным отверстием 282 (показано), с проводящим соединением 266 (показано) второго слоя межсоединения, проводящим соединением 256 (не показана) первого слоя межсоединения, переходным отверстием 208 в кремнии (не показано) первого микроэлектронного кристалла и/или переходным отверстием 228 в кремнии (не показано) второго микроэлектронного кристалла. Процесс и материалы, используемые для формирования подобных соединительных слоев и электрических соединителей хорошо известны из уровня техники, поэтому в целях краткости и конспективности они не будут здесь рассматриваться или изображаться.
На фиг. 7 показан другой вариант осуществления настоящего изобретения, на котором изображены те же компоненты, что и на фиг. 6. Между тем, как показано на фиг. 7, по меньшей мере один из следующих элементов: первый микроэлектронный кристалл 102 или второй микроэлектронный кристалл 122 соединены при помощи их переходных отверстий в кремнии, т.е. элементов 208 и 228, соответственно, с другим микроэлектронным кристаллом. На фиг. 7 показано, что переходные отверстия 208 в кремнии первого микроэлектронного кристалла соприкасаются с соответствующими контактными площадками 104 первого микроэлектронного кристалла, а переходные отверстия 228 в кремнии второго микроэлектронного кристалла соприкасаются с соответствующими контактными площадками 124 второго микроэлектронного кристалла. Поэтому проводящее соединение 256 первого слоя межсоединения может электрически соединять активную поверхность 202 первого микроэлектронного кристалла (через проводящее переходное отверстие 258 первого микроэлектронного кристалла) с внешним межсоединением 260, таким как шариковые выводы из припоя (показаны). Проводящее соединение 266 второго слоя межсоединения может электрически соединять активную поверхность 202 второго микроэлектронного кристалла (через проводящее переходное отверстие 268 второго микроэлектронного кристалла) с внешним межсоединением 270, таким как шариковые выводы из припоя (показаны).
На фиг. 8 изображена последовательность 300 технологических операций по настоящему изобретению. Как показано в ячейке 310, по меньшей мере один первый микрокристаллический кристалл может прикрепляться ко второму микрокристаллическому кристаллу с помощью множества межсоединений. Материал для неполного заполнения может размещаться между по меньшей мере одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом, как это показано в ячейке 320. Как показано в ячейке 330, первый наслаиваемый слой может находиться вблизи по меньшей мере одного первого микроэлектронного кристалла и, как показано в ячейке 340, второй наслаиваемый слой может находиться вблизи по меньшей мере одного второго микроэлектронного кристалла. Давление может создаваться для прижатия первого наслаиваемого слоя ко второму наслаиваемому слою для формирования подложки, в которую заделаны по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл, как это показано в ячейке 350.
На фиг. 9 изображена последовательность 400 технологических операций по настоящему изобретению. Как показано в ячейке 410, материал для неполного заполнения может размещаться по меньшей мере на одном из кристаллов, первом микроэлектронном кристалле и втором микроэлектронном кристалле. По меньшей мере один первый микроэлектронный кристалл может быть прикреплен ко второму микроэлектронному кристаллу при помощи множества межсоединений, проходящих через материал для неполного заполнения, как это показано в ячейке 420. Как показано в ячейке 430, первый наслаиваемый слой может находиться вблизи по меньшей мере одного первого микроэлектронного кристалла и, как показано в ячейке 440, второй наслаиваемый слой может находиться вблизи второго микроэлектронного кристалла. Давление может создаваться для прижатия первого наслаиваемого слоя ко второму наслаиваемому слою для формирования подложки, в которую заделаны по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл, как это показано в ячейке 450.
На фиг. 10 изображен один из вариантов осуществления электронной системы/устройства 500, такого как портативный компьютер, настольный компьютер, мобильный телефон, цифровой фотоаппарат, цифровой музыкальный проигрыватель, Интернет планшет/планшетное устройство, персональный цифровой помощник, пейджер, устройство оперативного обмена сообщениями, или другие устройства. Электронная система/устройство 500 могут быть выполнены с возможностью передачи и/или получения информации беспроводным образом, например, по беспроводной локальной сети (WLAN), беспроводной персональной сети (WPAN) и/или сотовой сети. Электронная система/устройство 500 могут включать в себя микроэлектронную материнскую плату или подложку 510, находящуюся внутри корпуса 520 устройства. На микроэлектронной материнской плате/подложке 510 могут находиться различные электронные компоненты 530, электрически соединенные с ней, в том числе многоярусные микроэлектронные кристаллы с находящимся между ними материалом для неполного заполнения (показан пунктирным квадратом 540), встроенными в нее, как это рассмотрено в настоящем описании (см. фигуры 1-9). Микроэлектронная материнская плата 510 может быть прикреплена к различным периферийным устройствам, в том числе к устройству 550 ввода, такому как клавиатура, и к устройству 560 отображения, такому как ЖК-дисплей. Следует понимать, что устройство 560 отображения также может использоваться в качестве устройства ввода, если устройство 560 отображения является сенсорным.
Следующие примеры относятся к дополнительным вариантам осуществления, в которых Пример 1 является микроэлектронным устройством, содержащим по меньшей мере один первый микроэлектронный кристалл; второй микроэлектронный кристалл, в котором по меньшей мере один первый микроэлектронный кристалл прикреплен ко второму микроэлектронному кристаллу при помощи множества межсоединений; материал для неполного заполнения находится между по меньшей мере одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом; и по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл заделаны в микроэлектронную подложку.
В Примере 2 предмет изобретения из Примера 1 может необязательно включать в себя прикрепление активной поверхности по меньшей мере одного из следующих элементов: первого микроэлектронного кристалла или второго микроэлектронного кристалла к другому из следующих элементов: первому микроэлектронному кристаллу или второму микроэлектронному кристаллу при помощи множества межсоединений.
В Примере 3 предмет изобретения по любому из Примеров 1 или 2 может необязательно включать в себя по меньшей мере один из следующих элементов: первый микроэлектронный кристалл или второй микроэлектронный кристалл по меньшей мере с одним переходным отверстием в кремнии.
В Примере 4 предмет изобретения из Примера 3 может необязательно включать в себя прикрепление по меньшей мере одного переходного отверстия в кремнии на задней поверхности по меньшей мере одного из кристаллов, первого микроэлектронного кристалла и второго микроэлектронного кристалла, к другому из кристаллов, первому микроэлектронному кристаллу и второму микроэлектронному кристаллу, с помощью множества межсоединений.
В Примере 5 предмет изобретения по любому из Примеров 1-4 может необязательно включать в себя микроэлектронную подложку, первая поверхность которой расположена рядом с первым микроэлектронным кристаллом, а вторая поверхность расположена рядом со вторым микроэлектронным кристаллом,
В Примере 6 предмет изобретения по любому из Примеров 1-5 может необязательно включать в себя слой межсоединения по меньшей мере на одном из следующих элементов: первой поверхности микроэлектронной подложки или второй поверхности микроэлектронной подложки.
В Примере 7 предмет изобретения по любому из Примеров 1-6 может необязательно включать в себя внешнее межсоединение на слое межсоединения.
В Примере 8 предмет изобретения по любому из Примеров 1-7 может необязательно включать в себя микроэлектронную подложку, содержащую первый наслаиваемый слой и второй наслаиваемый слой.
В Примере 9 предмет изобретения по Примеру 8 может необязательно включать в себя границу раздела, образованную между первым наслаиваемым слоем и вторым наслаиваемым слоем, при этом граница примыкает к одному из следующих элементов: материал для неполного заполнения границы, первый микроэлектронный кристалл и второй микроэлектронный кристалл.
В Примере 10 предмет изобретения по любому из Примеров 1-9 может необязательно включать в себя по меньшей мере одно проводящее отверстие в микроэлектронной подложке.
Следующие примеры относятся к дополнительным вариантам осуществления, в которых Пример 11 относится к способу формирования микроэлектронного устройства, включающему в себя прикрепление по меньшей мере одного микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений; размещение, после прикрепления, материала для неполного заполнения между по меньшей мере одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом; расположение первого наслаиваемого слоя рядом с по меньшей мере одним первым микроэлектронным кристаллом; расположение второго наслаиваемого слоя рядом со вторым микроэлектронным кристаллом; и создание давления для прижатия первого наслаиваемого слоя ко второму наслаиваемому слою для формирования микроэлектронной подложки, в которую заделаны по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл.
В Примере 12 предмет изобретения по Примеру 11 может необязательно включать в себя размещение материала для неполного заполнения между по меньшей мере одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом, после их прикрепления, под действием капиллярного эффекта.
В Примере 13 предмет изобретения по Примерам 11-12 Может необязательно включать в себя прикрепление активной поверхности по меньшей мере одного из следующих элементов: первого микроэлектронного кристалла или второго микроэлектронного кристалла к другому из следующих элементов: первому микроэлектронному кристаллу или второму микроэлектронному кристаллу при помощи множества межсоединений.
В Примере 14 предмет изобретения по Примерам 11-13 может необязательно включать в себя прикрепление по меньшей мере одного переходного отверстия в кремнии на задней поверхности по меньшей мере одного из следующих элементов: первого микроэлектронного кристалла или второго микроэлектронного кристалла к другому из следующих элементов: первому микроэлектронному кристаллу или второму микроэлектронному кристаллу с помощью множества межсоединений.
В Примере 15 предмет изобретения по любому из Примеров 11-14 может необязательно включать в себя создание давления для прижатия первого наслаиваемого слоя ко второму наслаиваемому слою для формирования микроэлектронной подложки, первая поверхность которой расположена рядом с по меньшей мере одним первым микроэлектронным кристаллом, а вторая поверхность расположена рядом со вторым микроэлектронным кристаллом.
В Примере 16 предмет изобретения по любому из Примеров 11-15 может необязательно включать в себя формирование слоя межсоединения по меньшей мере на одном из следующих элементов: первой поверхности микроэлектронной подложки или второй поверхности микроэлектронной подложки.
В Примере 17 предмет изобретения по любому из Примеров 11-16 может необязательно включать в себя формирование внешнего межсоединения на слое межсоединения.
В Примере 18 предмет изобретения по любому из Примеров 11-17 может необязательно включать в себя формирование по меньшей мере одного проводящего переходного отверстия в микроэлектронной подложке.
Следующие примеры относятся к дополнительным вариантам осуществления, в которых Пример 19 относится к способу формирования микроэлектронного устройства, включающему в себя размещение материала для неполного заполнения по меньшей мере на одном из следующих элементов: первый микроэлектронный кристалл или второй микроэлектронный кристалл; прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений, проходящих через материал для неполного заполнения; расположение первого наслаиваемого слоя рядом с по меньшей мере одним первым микроэлектронным кристаллом; расположение второго наслаиваемого слоя рядом со вторым микроэлектронным кристаллом; и создание давления для прижатия первого наслаиваемого слоя ко второму наслаиваемому слою для формирования микроэлектронной подложки, в которую заделаны по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл.
В Примере 20 предмет изобретения по Примеру 19 может необязательно включать в себя прикрепление активной поверхности по меньшей мере одного из следующих элементов: первого микроэлектронного кристалла или второго микроэлектронного кристалла к другому из следующих элементов: первому микроэлектронному кристаллу или второму микроэлектронному кристаллу с помощью множества межсоединений.
В Примере 21 предмет изобретения по Примерам 19-20 может необязательно включать в себя прикрепление по меньшей мере одного переходного отверстия в кремнии на задней поверхности по меньшей мере одного из следующих элементов: первого микроэлектронного кристалла или второго микроэлектронного кристалла к другому из следующих элементов: первому микроэлектронному кристаллу или второму микроэлектронному кристаллу при помощи множества межсоединений.
В Примере 22 предмет изобретения по любому из Примеров 19-21 может необязательно включать в себя создание давления для прижатия первого наслаиваемого слоя ко второму наслаиваемому слою для формирования микроэлектронной подложки, первая поверхность которой расположена рядом с по меньшей мере одним первым микроэлектронным кристаллом, а вторая поверхность расположена рядом со вторым микроэлектронным кристаллом.
В Примере 23 предмет изобретения по любому из Примеров 19-22 может необязательно включать в себя формирование слоя межсоединения по меньшей мере на одном из следующих элементов: первой поверхности микроэлектронной подложки или второй поверхности микроэлектронной подложки.
В Примере 24 предмет изобретения по любому из Примеров 19-23 может необязательно включать в себя формирование внешнего межсоединения на межсоединительном слое.
В Примере 25 предмет изобретения по любому из Примеров 19-24 может необязательно включать в себя формирование по меньшей мере одного проводящего переходного отверстия в микроэлектронной подложке.
Следует понимать, что предмет настоящего изобретения не обязательно ограничен конкретными областями применения, изображенными на фигурах 1-10. Специалистам в данной области техники будет понятно, что предмет изобретения может использоваться для микроэлектронных устройств в других областях применения, а также в областях применения, не относящихся к микроэлектронной отрасли.
После ознакомления с подробными вариантами осуществления настоящего изобретения станет понятно, что изобретение, определяемое прилагаемой формулой изобретения, не ограничено конкретными деталями, содержащимися в вышеизложенном описании, поскольку оно допускает многочисленные очевидные вариации, не выходящие за его объем или сущность.

Claims (38)

1. Микроэлектронное устройство, содержащее:
по меньшей мере один первый микроэлектронный кристалл;
второй микроэлектронный кристалл, причем указанный по меньшей мере один первый микроэлектронный кристалл прикреплен ко второму микроэлектронному кристаллу с помощью множества межсоединений;
материал для неполного заполнения, размещенный между указанными по меньшей мере одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом; и
при этом указанные по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл заделаны в микроэлектронную подложку,
микроэлектронная подложка содержит первый наслаиваемый слой и второй наслаиваемый слой, причем между первым наслаиваемым слоем и вторым наслаиваемым слоем образована граница раздела, причем граница раздела примыкает к материалу для неполного заполнения границы раздела, или первому микроэлектронному кристаллу, или второму микроэлектронному кристаллу.
2. Устройство по п. 1, в котором активная поверхность по меньшей мере одного из кристаллов, первого микроэлектронного кристалла и второго микроэлектронного кристалла, прикреплена к другому первому микроэлектронному кристаллу и второму микроэлектронному кристаллу с помощью множества межсоединений.
3. Устройство по п. 1, в котором по меньшей мере один из указанных кристаллов, первый микроэлектронный кристалл и второй микроэлектронный кристалл, включает в себя по меньшей мере одно переходное отверстие в кремнии.
4. Устройство по п. 3, в котором по меньшей мере одно переходное отверстие в кремнии на задней поверхности по меньшей мере одного из указанных кристаллов, первого микроэлектронного кристалла и второго микроэлектронного кристалла, прикреплено к другому первому микроэлектронному кристаллу и второму микроэлектронному кристаллу с помощью множества межсоединений.
5. Устройство по п. 1, в котором микроэлектронная подложка включает в себя первую поверхность, ближайшую к первому микроэлектронному кристаллу, и вторую поверхность, ближайшую ко второму микроэлектронному кристаллу.
6. Устройство по п. 5, дополнительно содержащее слой межсоединения на первой поверхности микроэлектронной подложки и/или на второй поверхности микроэлектронной подложки.
7. Устройство по п. 6, дополнительно содержащее внешнее межсоединение на указанном слое межсоединения.
8. Устройство по п. 1, дополнительно содержащее по меньшей мере одно проводящее переходное отверстие в микроэлектронной подложке.
9. Способ формирования микроэлектронного устройства, включающий:
прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений;
размещение, после указанного прикрепления, материала для неполного заполнения между указанными по меньшей мере одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом;
размещение первого наслаиваемого слоя рядом с указанным по меньшей мере одним первым микроэлектронным кристаллом;
размещение второго наслаиваемого слоя рядом с указанным вторым микроэлектронным кристаллом; и
приложение давления к первому наслаиваемому слою и ко второму наслаиваемому слою для формирования микроэлектронной подложки, в которую заделаны указанные по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл.
10. Способ по п. 9, в котором размещение материала для неполного заполнения между указанными по меньшей одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом, после указанного прикрепления, включает в себя размещение материала для неполного заполнения между указанными по меньшей между одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом после их прикрепления под действием капиллярного эффекта.
11. Способ по п. 10, в котором прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений включает в себя прикрепление активной поверхности первого микроэлектронного кристалла и/или второго микроэлектронного кристалла к другому из указанных кристаллов, первому микроэлектронному кристаллу и второму микроэлектронному кристаллу, с помощью множества межсоединений.
12. Способ по п. 10, в котором прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений включает в себя прикрепление по меньшей мере одного переходного отверстия в кремнии на задней поверхности по меньшей мере одного из указанных кристаллов, первого микроэлектронного кристалла и второго микроэлектронного кристалла, к другому из указанных кристаллов, первому микроэлектронному кристаллу и второму микроэлектронному кристаллу, с помощью множества межсоединений.
13. Способ по п. 10, в котором прикладывание давления к первому наслаиваемому слою и второму наслаиваемому слою для формирования микроэлектронной подложки включает в себя прикладывание давления к первому наслаиваемому слою и второму наслаиваемому слою для формирования микроэлектронной подложки, содержащей первую поверхность, которая является ближайшей к указанному по меньшей мере одному первому микроэлектронному кристаллу, и вторую поверхность, которая является ближайшей к указанному второму микроэлектронному кристаллу.
14. Способ по п. 13, в котором дополнительно формируют слой межсоединения на первой поверхности микроэлектронной подложки и/или второй поверхности микроэлектронной подложки.
15. Способ по п. 14, в котором дополнительно формируют внешнее межсоединение на указанном слое межсоединения.
16. Способ по п. 9, в котором дополнительно формируют по меньшей мере одно проводящее переходное отверстие в микроэлектронной подложке.
17. Способ формирования микроэлектронного устройства, включающий:
размещение материала для неполного заполнения на указанном по меньшей мере одном первом микроэлектронном кристалле и/или указанном втором микроэлектронном кристалле;
прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений;
размещение первого наслаиваемого слоя рядом с указанным по меньшей мере одним первым микроэлектронным кристаллом;
размещение второго наслаиваемого слоя рядом с указанным вторым микроэлектронным кристаллом; и
приложение давления к первому наслаиваемому слою и ко второму наслаиваемому слою для формирования микроэлектронной подложки, в которую заделаны указанные по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл.
18. Способ по п. 17, в котором прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений включает в себя прикрепление активной поверхности первого микроэлектронного кристалла и/или второго микроэлектронного кристалла к другому из указанных кристаллов, первому микроэлектронному кристаллу и второму микроэлектронному кристаллу, с помощью множества межсоединений.
19. Способ по п. 17, в котором прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений включает в себя прикрепление по меньшей мере одного переходного отверстия в кремнии на задней поверхности по меньшей мере одного из указанных кристаллов, первого микроэлектронного кристалла и второго микроэлектронного кристалла, к другому из указанных кристаллов, первому микроэлектронному кристаллу и второму микроэлектронному кристаллу, с помощью множества межсоединений.
20. Способ по п. 17, в котором прикладывание давления к первому наслаиваемому слою и второму наслаиваемому слою для формирования микроэлектронной подложки включает в себя прикладывание давления к первому наслаиваемому слою и второму наслаиваемому слою для формирования микроэлектронной подложки, содержащей первую поверхность, которая является ближайшей к указанному по меньшей мере одному первому микроэлектронному кристаллу, и вторую поверхность, которая является ближайшей к указанному второму микроэлектронному кристаллу.
21. Способ по п. 20, в котором дополнительно формируют слой межсоединения на указанной первой поверхности микроэлектронной подложки и/или на указанной второй поверхности микроэлектронной подложки.
22. Способ по п. 21, в котором дополнительно формируют внешнее межсоединение на указанном слое межсоединения.
23. Способ по п. 17, в котором дополнительно формируют по меньшей мере одно проводящее переходное отверстие в микроэлектронной подложке.
RU2014138481A 2013-09-24 2014-09-23 Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку RU2630706C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/034,854 2013-09-24
US14/034,854 US9373588B2 (en) 2013-09-24 2013-09-24 Stacked microelectronic dice embedded in a microelectronic substrate

Publications (2)

Publication Number Publication Date
RU2014138481A RU2014138481A (ru) 2016-04-10
RU2630706C2 true RU2630706C2 (ru) 2017-09-12

Family

ID=52106737

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014138481A RU2630706C2 (ru) 2013-09-24 2014-09-23 Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку

Country Status (4)

Country Link
US (2) US9373588B2 (ru)
CN (1) CN104465568B (ru)
DE (1) DE202014104575U1 (ru)
RU (1) RU2630706C2 (ru)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653442B2 (en) 2014-01-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and methods of forming same
US20150287697A1 (en) * 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
LU93039B1 (de) * 2016-04-22 2017-10-27 Phoenix Contact Gmbh & Co Kg Intellectual Property Licenses & Standards Steckkontakt
WO2018182753A1 (en) * 2017-04-01 2018-10-04 Intel Corporation Architectures and methods of fabricating 3d stacked packages
US10510705B2 (en) * 2017-12-29 2019-12-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure having a second encapsulant extending in a cavity defined by a first encapsulant
KR20210088305A (ko) 2020-01-06 2021-07-14 삼성전자주식회사 반도체 패키지 및 그의 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030110625A1 (en) * 2001-12-14 2003-06-19 Jen-Kuang Fang Method of manufacturing multi-chip stacking package
US20040150079A1 (en) * 2003-02-03 2004-08-05 Tongbi Jiang Underfill compounds including electrically charged filler elements, microelectronic devices having underfill compounds including electrically charged filler elements, and methods of underfilling microelectronic devices
US20050189632A1 (en) * 2004-03-01 2005-09-01 Patrick Morrow Sealed three dimensional metal bonded integrated circuits
RU2419179C2 (ru) * 2006-12-20 2011-05-20 Интел Корпорейшн Устройство интегральной схемы и способ изготовления устройства интегральной схемы
US20110309496A1 (en) * 2010-06-18 2011-12-22 David Wei Wang Multi-chip stack package structure
US20120049364A1 (en) * 2010-07-20 2012-03-01 Sehat Sutardja Emebedded structures and methods of manufacture thereof
WO2013069798A1 (ja) * 2011-11-11 2013-05-16 住友ベークライト株式会社 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853087B2 (en) * 2000-09-19 2005-02-08 Nanopierce Technologies, Inc. Component and antennae assembly in radio frequency identification devices
CN101542726B (zh) * 2008-11-19 2011-11-30 香港应用科技研究院有限公司 具有硅通孔和侧面焊盘的半导体芯片
US7816945B2 (en) * 2009-01-22 2010-10-19 International Business Machines Corporation 3D chip-stack with fuse-type through silicon via
KR101124568B1 (ko) * 2010-05-31 2012-03-16 주식회사 하이닉스반도체 반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지
US8970023B2 (en) * 2013-02-04 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030110625A1 (en) * 2001-12-14 2003-06-19 Jen-Kuang Fang Method of manufacturing multi-chip stacking package
US20040150079A1 (en) * 2003-02-03 2004-08-05 Tongbi Jiang Underfill compounds including electrically charged filler elements, microelectronic devices having underfill compounds including electrically charged filler elements, and methods of underfilling microelectronic devices
US20050189632A1 (en) * 2004-03-01 2005-09-01 Patrick Morrow Sealed three dimensional metal bonded integrated circuits
RU2419179C2 (ru) * 2006-12-20 2011-05-20 Интел Корпорейшн Устройство интегральной схемы и способ изготовления устройства интегральной схемы
US20110309496A1 (en) * 2010-06-18 2011-12-22 David Wei Wang Multi-chip stack package structure
US20120049364A1 (en) * 2010-07-20 2012-03-01 Sehat Sutardja Emebedded structures and methods of manufacture thereof
WO2013069798A1 (ja) * 2011-11-11 2013-05-16 住友ベークライト株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
CN104465568A (zh) 2015-03-25
US9373588B2 (en) 2016-06-21
US9564400B2 (en) 2017-02-07
RU2014138481A (ru) 2016-04-10
DE202014104575U1 (de) 2014-11-28
US20160148920A1 (en) 2016-05-26
US20150084165A1 (en) 2015-03-26
CN104465568B (zh) 2017-09-26

Similar Documents

Publication Publication Date Title
RU2630706C2 (ru) Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку
KR102198858B1 (ko) 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US9806051B2 (en) Ultra-thin embedded semiconductor device package and method of manufacturing thereof
KR102134133B1 (ko) 반도체 패키지 및 이의 제조 방법
US20170162550A1 (en) Interconnect Structures For Assembly Of Semiconductor Structures Including At Least One Integrated Circuit Structure
TW201230278A (en) Lower IC package structure for coupling with an upper IC package to form a package-on-package (PoP) assembly and PoP assembly including such a lower IC package structure
JP2006295127A (ja) フリップチップパッケージ構造及びその製作方法
KR20160044441A (ko) 캡슐형 열 분산기를 포함하는 마이크로전자 패키지
TWI658547B (zh) 晶片封裝模組及包含其之電路板結構
JP2014179611A5 (ru)
KR20150094135A (ko) 반도체 패키지 및 이의 제조방법
US20140211437A1 (en) Component built-in board mounting body and method of manufacturing the same, and component built-in board
TWI575673B (zh) 雙面覆晶薄膜封裝結構及其製造方法
KR101840447B1 (ko) 반도체 패키지 및 이를 갖는 적층 반도체 패키지
JP2012074497A (ja) 回路基板
JP3835556B2 (ja) 半導体装置の製造方法及び半導体装置の製造装置
KR20160128536A (ko) 고정된 도전볼 폴리머 필름층을 포함한 이방성 전도 필름 및 그 제조방법
WO2018126545A1 (zh) 一种高可靠性电子封装结构、电路板及设备
JP2017011075A (ja) 電子部品装置及びその製造方法
KR20170082135A (ko) 고정된 도전볼 폴리머 필름층을 포함한 이방성 전도 필름 및 그 제조방법
WO2017045372A1 (zh) 显示面板的封装结构、转接板、封装方法及显示装置
JP6792322B2 (ja) 半導体装置及び半導体装置の製造方法
TW201507097A (zh) 半導體晶片及具有半導體晶片之半導體裝置
CN113451224A (zh) 电子系统、半导体封装以及形成该半导体封装的方法
US11991824B2 (en) Circuit board structure and manufacturing method thereof

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190924