TWI575673B - 雙面覆晶薄膜封裝結構及其製造方法 - Google Patents
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Description
本發明係與覆晶薄膜(Chip On Film,COF)有關,尤其是關於一種雙面覆晶薄膜封裝結構及其製造方法。
請參照圖1,圖1係繪示傳統的雙面覆晶薄膜封裝結構之示意圖。如圖1所示,傳統的雙面覆晶薄膜封裝結構1至少包含一聚亞醯胺(Polyimide,PI)絕緣層10、一第一銅箔層12、一第二銅箔層14、一晶片16、一保護層17及一底部填充膠(Underfill)18。其中,第一銅箔層12與第二銅箔層14係分別設置於聚亞醯胺絕緣層10之相對的第一面10A與第二面10B上。
由於分別位於聚亞醯胺絕緣層10上下兩側的第一銅箔層12與第二銅箔層14彼此之間需要電性導通,因此,在傳統的雙面覆晶薄膜封裝結構1的製程上,還需要貫穿聚亞醯胺絕緣層10以形成通孔(Via Hole)19,並採用通孔電鍍製程使得第一銅箔層12與第二銅箔層14能夠藉由通孔19而彼此電性導通。然而,上述製作通孔與電鍍之步驟很可能會導致整體製程變得較為複雜,量產時之良率亦隨之下降,也連帶使得傳統的雙面覆晶薄膜封裝結構之製作成本大幅增加,不利於其市場競爭力。
有鑑於此,本發明提出一種雙面覆晶薄膜封裝結構及其製造方法,以有效解決先前技術所遭遇到之上述種種
問題。
根據本發明之一具體實施例為一種雙面覆晶薄膜封裝結構。於此實施例中,該雙面覆晶薄膜封裝結構至少包含一金屬層、一第一絕緣層、一第二絕緣層、一晶片及一封裝膠。第一絕緣層係設置於金屬層之一第一面上且第二絕緣層係設置於金屬層之一第二面上。第一面與第二面係彼此相對。第一絕緣層包含彼此分隔之一第一部分與一第二部分。第一部分與第二部分之間具有一容置空間並有部分的第一面露出。晶片係容置於容置空間內並設置於露出的部分的第一面上。封裝膠係填充於晶片與第一部分以及晶片與第二部分之間的空間,以形成雙面覆晶薄膜封裝結構。
於一實施例中,金屬層係為銅箔。
於一實施例中,第一絕緣層及第二絕緣層係為聚亞醯胺。
於一實施例中,封裝膠係為底部填充膠。
於一實施例中,該第一絕緣層還包含與該第二部分分隔之一第三部分,該第二部分與該第三部分之間具有另一容置空間並有另一部分的該第一面露出,一被動元件係容置於該另一容置空間內並設置於露出的該另一部分的第一面上。
根據本發明之另一具體實施例為一種雙面覆晶薄膜封裝結構製造方法。於此實施例中,該方法至少包含下列步驟:提供一金屬層,該金屬層具有一第一面及一第二面,並且該第一面與該第二面係彼此相對;分別將一第一絕緣層及一第二絕緣層設置於該金屬層之該第一面及該第二面上;於該第一絕緣層上形成露出部分的該第一面之一容置空間,並使得該第一絕緣層包含彼此分隔之一第一部分與一第二部分;將一晶片容置於該容置空間內並設置於露出的該部分的第一面上;以及將一封裝膠填充於該晶片與該第一部分以及該晶片與該第二部分之間的空間,以形成該雙面覆晶薄膜封
裝結構。
相較於先前技術,由於本發明所提出的雙面覆晶薄膜封裝結構及其製造方法係採用兩絕緣層分別設置於金屬層之上下兩側的架構,能夠省去圖1所示傳統的雙面覆晶薄膜封裝結構1所需之製作通孔與電鍍的製程,故可大幅簡化整體製程的複雜度,有效提升量產時之良率,也連帶降低雙面覆晶薄膜封裝結構之製作成本,有助於其市場競爭力。
此外,由於整個雙面覆晶薄膜封裝結構中之線路均會位於同一個金屬層內,故其能夠維持與單面覆晶薄膜封裝結構同樣優異之可靠度,並可藉由目前常用的半加成製程(Semi-Additive Process,SAP)或蝕刻(Etching)等技術達到接腳間距密集化(Fine Pitch)之具體功效,其最小的接腳間距甚至可達到15微米左右,亦有助於整個雙面覆晶薄膜封裝結構之體積縮小。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
S10~S22‧‧‧流程步驟
1‧‧‧傳統的雙面覆晶薄膜封裝結構
10‧‧‧聚亞醯胺絕緣層
12‧‧‧第一銅箔層
14‧‧‧第二銅箔層
16‧‧‧晶片
17‧‧‧保護層
18‧‧‧底部填充膠
19‧‧‧通孔
2、2’‧‧‧雙面覆晶薄膜封裝結構
20‧‧‧金屬層
20A‧‧‧金屬層的第一面
20B‧‧‧金屬層的第二面
22‧‧‧第一絕緣層
22A‧‧‧第一絕緣層的第一部分
22B‧‧‧第一絕緣層的第二部分
22C‧‧‧第一絕緣層的第三部分
24‧‧‧第二絕緣層
26‧‧‧晶片
28‧‧‧封裝膠
30‧‧‧被動元件
CS、CS’‧‧‧容置空間
圖1係繪示傳統的雙面覆晶薄膜封裝結構之示意圖。
圖2係繪示根據本發明之一較佳具體實施例之雙面覆晶薄膜封裝結構的示意圖。
圖3係繪示根據本發明之另一較佳具體實施例之雙面覆晶薄膜封裝結構的示意圖。
圖4係繪示根據本發明之另一較佳具體實施例之雙面覆晶薄膜封裝結構製造方法的流程圖。
圖5A至圖5G係分別繪示對應於圖4中之各流程步驟的示意圖。
根據本發明之一較佳具體實施例為一種雙面覆
晶薄膜封裝結構。於此實施例中,該雙面覆晶薄膜封裝結構係用以封裝一晶片,並且該晶片可以是運用於一顯示裝置之一驅動晶片,但不以此為限。
請參照圖2,圖2係繪示此實施例中之雙面覆晶薄膜封裝結構的示意圖。如圖2所示,雙面覆晶薄膜封裝結構2至少包含一金屬層20、一第一絕緣層22、一第二絕緣層24、一晶片26及一封裝膠28。
於此實施例中,第一絕緣層22係設置於金屬層20之一第一面20A上且第二絕緣層24係設置於金屬層20之一第二面20B。其中,金屬層20的第一面20A與第二面20B係彼此相對,例如圖2所示之金屬層20的上表面與下表面,但不以此為限。
為了使得晶片26能夠耦接金屬層20,第一絕緣層22係包含彼此分隔之一第一部分22A與一第二部分22B。第一部分22A與第二部分22B之間具有一容置空間CS並有部分的金屬層20的第一面20A露出於外。因此,晶片26即可容置於第一部分22A與第二部分22B之間的容置空間CS內並設置於露出的部分的金屬層20的第一面20A上,以與金屬層20形成耦接。
此外,為了妥善地完成晶片26之封裝,以避免晶片之運作受到外界之影響,封裝膠28會用來填充於晶片26與第一絕緣層22的第一部分22A之間的空間以及晶片26與第一絕緣層22第二部分22B之間的空間,以形成雙面覆晶薄膜封裝結構2。
於實際應用中,金屬層20可以是銅箔或其他具有良好導電性之金屬材料,第一絕緣層22及第二絕緣層24可以是聚亞醯胺(Polyimide,PI)或其他具有良好絕緣性之絕緣材料,封裝膠28可以是底部填充膠或其他能夠有效填充於晶片26與第一絕緣層22的第一部分22A之間的空間以及晶片26與第一絕緣層22第二部分22B之間的空間的填充材料,但
不以此為限。
需說明的是,圖2中之雙面覆晶薄膜封裝結構2亦可180度上下顛倒後變成晶片26設置於金屬層20下方之另一實施例,亦為本發明所所欲保護之範圍。
接著,請參照圖3,於另一雙面覆晶薄膜封裝結構2’中,第一絕緣層22除了包含彼此分隔之第一部分22A與第二部分22B之外,還包含了與第二部分22B分隔的第三部分22C。第二部分22B與第三部分22C之間具有另一容置空間CS’並會有另一部分的金屬層20的第一面20A露出於外。此時,被動元件30即可容置於第二部分22B與第三部分22C之間的另一容置空間CS’內並設置於露出的另一部分的金屬層20的第一面20A上,以與金屬層20形成耦接。
根據本發明之另一具體實施例為一種雙面覆晶薄膜封裝結構製造方法。於此實施例中,該雙面覆晶薄膜封裝結構製造方法係用以製造一雙面覆晶薄膜封裝結構,但不以此為限。
請參照圖4及圖5A至圖5G,圖4係繪示此實施例中之雙面覆晶薄膜封裝結構製造方法的流程圖。圖5A至圖5G係分別繪示對應於圖4之各流程步驟的示意圖。
如圖4及圖5A所示,於步驟S10中,該方法提供一金屬層20,其中金屬層20具有第一面20A及第二面20B,並且第一面20A與第二面20B係彼此相對。於實際應用中,金屬層20可以是銅箔或其他具有良好導電性之金屬材料,但不以此為限。
如圖4及圖5B所示,於步驟S12中,該方法分別將第一絕緣層22及第二絕緣層24設置於金屬層20之第一面20A及第二面20B上。於實際應用中,第一絕緣層22及第二絕緣層24可以是聚亞醯胺(Polyimide,PI)或其他具有良好絕緣性之絕緣材料,但不以此為限。
如圖4及圖5C所示,於步驟S14中,該方法於
第一絕緣層22上形成露出部分的金屬層20之第一面20A之容置空間CS,並使得第一絕緣層22包含彼此分隔之第一部分22A與第二部分22B。於實際應用中,該方法可透過常見的蝕刻法對第一絕緣層22進行蝕刻至顯露出金屬層20為止,即可完成步驟S14。
如圖4及圖5D所示,於步驟S16中,該方法將一晶片26容置於容置空間CS內並設置於露出的部分的第一面20A上。於實際應用中,晶片26可以是運用於一顯示裝置之一驅動晶片,但不以此為限。
如圖4及圖5E所示,於步驟S18中,該方法將一封裝膠28填充於晶片26與第一部分22A之間的空間以及晶片26與第二部分22B之間的空間內,以形成如同圖2所繪示之雙面覆晶薄膜封裝結構2。於實際應用中,封裝膠28可以是底部填充膠或其他能夠有效填充於晶片26與第一部分22A之間的空間以及晶片26與第二部分22B之間的空間的填充材料,但不以此為限。
如圖4及圖5F所示,於步驟S20中,該方法亦可進一步於第一絕緣層22上形成露出另一部分的第一面20A之另一容置空間CS’,並使得第一絕緣層22還包含與第二部分22B分隔之第三部分22C。該另一容置空間CS’係位於第二部分22B與第三部分22C之間。
如圖4及圖5G所示,於步驟S22中,該方法將一被動元件30容置於該另一容置空間CS’內並設置於露出的另一部分的第一面20A上,以形成如同圖3所繪示之雙面覆晶薄膜封裝結構2’。
相較於先前技術,由於本發明所提出的雙面覆晶薄膜封裝結構及其製造方法係採用兩絕緣層分別設置於金屬層之上下兩側的架構,能夠省去圖1所示傳統的雙面覆晶薄膜封裝結構1所需之製作通孔與電鍍的製程,故可大幅簡化整體製程的複雜度,有效提升量產時之良率,也連帶降低雙面覆晶
薄膜封裝結構之製作成本,有助於其市場競爭力。
此外,由於整個雙面覆晶薄膜封裝結構中之線路均會位於同一個金屬層內,故其能夠維持與單面覆晶薄膜封裝結構同樣優異之可靠度,並可藉由目前常用的半加成製程或蝕刻等技術達到接腳間距密集化之具體功效,其最小的接腳間距甚至可達到15微米左右,亦有助於整個雙面覆晶薄膜封裝結構之體積縮小。
由以上較佳具體實施例之詳述,係希望能更加清楚描述本發明之特徵與精神,而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地,其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。藉由以上較佳具體實施例之詳述,係希望能更加清楚描述本發明之特徵與精神,而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地,其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
S10~S22‧‧‧流程步驟
Claims (8)
- 一種雙面覆晶薄膜封裝結構,至少包含:一金屬層,具有一第一面及一第二面,並且該第一面與該第二面係彼此相對;一第一絕緣層,係設置於該金屬層之該第一面上,該第一絕緣層包含彼此分隔之一第一部分與一第二部分,該第一部分與該第二部分之間具有一容置空間並有部分的該第一面露出;一第二絕緣層,係設置於該金屬層之該第二面上;一晶片,係容置於該容置空間內並設置於露出的該部分的第一面上;以及一封裝膠,係填充於該晶片與該第一部分以及該晶片與該第二部分之間的空間,以形成該雙面覆晶薄膜封裝結構;其中該第一絕緣層還包含與該第二部分分隔之一第三部分,該第二部分與該第三部分之間具有另一容置空間並有另一部分的該第一面露出,一被動元件係容置於該另一容置空間內並設置於露出的該另一部分的第一面上。
- 如申請專利範圍第1項所述之雙面覆晶薄膜封裝結構,其中該金屬層係為銅箔。
- 如申請專利範圍第1項所述之雙面覆晶薄膜封裝結構,其中該第一絕緣層及該第二絕緣層係為聚亞醯胺(Polyimide,PI)。
- 如申請專利範圍第1項所述之雙面覆晶薄膜封裝結構,其中該封裝膠係為底部填充膠(Underfill)。
- 一種雙面覆晶薄膜封裝結構製造方法,至少包含下列步驟:提供一金屬層,該金屬層具有一第一面及一第二面,並且該第一面與該第二面係彼此相對;分別將一第一絕緣層及一第二絕緣層設置於該金屬層之該第一面及該第二面上;於該第一絕緣層上形成露出部分的該第一面之一容置空間,並使得該第一絕緣層包含彼此分隔之一第一部分與一第二部分;將一晶片容置於該容置空間內並設置於露出的該部分的第一面上;以及將一封裝膠填充於該晶片與該第一部分以及該晶片與該第二部分之間的空間,以形成該雙面覆晶薄膜封裝結構;其中該雙面覆晶薄膜封裝結構製造方法進一步包含下列步驟:於該第一絕緣層上形成露出另一部分的該第一面之另一容置空間,並使得該第一絕緣層還包含與該第二部分分隔之一第三部分;以及將一被動元件容置於該另一容置空間內並設置於露出的該另一部分的第一面上。
- 如申請專利範圍第5項所述之雙面覆晶薄膜封裝結構製造方法,其中該金屬層係為銅箔。
- 如申請專利範圍第5項所述之雙面覆晶薄膜封裝結構製造方法,其中該第一絕緣層及該第二絕緣層係為聚亞醯胺。
- 如申請專利範圍第5項所述之雙面覆晶薄膜封裝結構製造方法,其中該封裝膠係為底部填充膠。
Priority Applications (3)
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Citations (1)
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WO2001026155A1 (fr) * | 1999-10-01 | 2001-04-12 | Seiko Epson Corporation | Dispositif a semi-conducteur, procede et dispositif permettant d'obtenir ce dernier, carte de circuit imprime et equipement electronique |
JP4064403B2 (ja) * | 2005-01-18 | 2008-03-19 | シャープ株式会社 | 半導体装置、表示モジュール、半導体チップ実装用フィルム基板の製造方法、及び半導体装置の製造方法 |
JP5096782B2 (ja) * | 2007-04-19 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7915727B2 (en) * | 2007-07-20 | 2011-03-29 | Samsung Electronics Co., Ltd. | Tape for heat dissipating member, chip on film type semiconductor package including heat dissipating member, and electronic apparatus including the same |
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US8564954B2 (en) * | 2010-06-15 | 2013-10-22 | Chipmos Technologies Inc. | Thermally enhanced electronic package |
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