JP2016115884A - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
図3−1に示すように、本実施形態では、配線基板として、多層配線基板3が用いられる。多層配線基板3には、半導体装置の生産性を向上させるために、複数の半導体素子実装領域がマトリックス状に並べて設けられている。積層方式は、コア層4の両面に導体層9及び絶縁層11を積層する方式や、支持体などの片側に導体層9及び絶縁層11を積層し、最終的に支持体から分離する方式のいずれであってもよい。コア層4の材質は、配線層の吸湿に影響を与えないようにするため、絶縁層11の吸湿率と同程度かそれ以下の材質であることが望まれる。尚、一般的には、コア層4を構成する材質の吸湿率は、0.2%以下が目安である。コア層4としては、例えばガラスを好適に利用でき、特に、ホウ珪酸ガラスをより好適に利用できる。層間の導通を計る目的でスルーホールやビア10をレーザ加工などによって形成する。絶縁層11の材質は樹脂、ガラス、ガラスエポキシ、ポリイミド、セラミック、金属などの材料が挙げられるがこれに限定されるものではない。導体層9の材質は、回路形成が可能な導体性のある金属であり、例えば、Cu、Al、Ni、Auなどが挙げられるがこれに限定されるものではない。導体層9は、電気めっきや化学的なめっき方法により形成される。導体層9の厚さは例えば、1〜20μmであり、回路形成は、例えば、フォトリソグラフィーなどの手法がとられる。
図3−1に示すように、多層配線基板3上の半導体素子実装領域のそれぞれに半導体素子1を配置し、多層配線基板3の基板電極5bに対して半導体素子電極5aをフェイスダウン方式で搭載し、フリップチップ実装部(以下、「実装部」という)を形成する。
また、本発明に係る半導体装置においては、多層配線基板3上に受動部品を搭載してもよい。この場合、多層配線基板3上の電極にめっき、印刷法や蒸着法などを用いて、受動素子電極6を形成しておく(図2参照)。形成された受動素子電極6の上に部品搭載装置を用いて、積層セラミックコンデンサなどを搭載してもよい。受動部品の種類、大きさ、電極の数は、限定されない。また、受動素子電極6の材質は、はんだを主材とすることが望ましく、例えば、Sn/Ag/Cu、Sn/Pb、Su/Ag、Su/Cu、Su/Sb、Su/Zn、Su、Biなどが挙げられるがこれに限定されるものではない。受動素子電極6の形状は、突起電極であってもよく、表面にめっきやプレソルダーの処理が施されていてもよく、OSPなどの有機被膜処理が施されていてもよい。受動素子電極6と受動部品との接合はリフローにより行ってもよい。
本発明に係る半導体装置においては、必要に応じてモールド工程の前に樹脂組成物の充填を行ってもよい。使用する樹脂組成物は、液状エポキシ樹脂組成物系が主流であるが、フェノール樹脂、ポリイミド樹脂、シリコーン樹脂系の樹脂などを用いてもよい。
半導体素子1が搭載された多層配線基板3にダイシングテープ(図示せず)を貼り付け、図3−3に示すように、個片化ダイシングライン14の中心に沿って多層配線基板3に溝7を形成する。溝7の形成工程は、半導体素子1を搭載する前であっても問題ない。溝7の形成については、ブレードダイシングによる方法やレーザーダイシング、または、その両方を組み合わせてもよい。溝7の形成方法はこれに限られるものではない。また、多層配線基板3上に形成される溝7の幅は、個片化時のダイシング幅(裁断幅)より大きくする。また、溝7の深さは、コア層4に到達する十分な深さであることが好ましい。溝7を形成した後、多層配線基板3を真空オーブンで脱気する。
多層配線基板3における半導体素子実装側の面と、半導体素子1の外面全体と、半導体素子1と多層配線基板3とのギャップ12と、多層配線基板3上に形成された溝7とを、低圧トランスファ成形法により、一括で樹脂封止する。これにより、半導体素子搭載面がコア層4とモールド樹脂2によって閉鎖される構造が出来上がる。封止するモールド樹脂2として、エポキシ樹脂組成物、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、マレイミド樹脂のいずれかの樹脂、またはこれらの樹脂の2種類以上が混合された樹脂にフィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、または酸化亜鉛などを加えた材料が用いられる。また、モールド樹脂2は、基本成分となる樹脂のほかに、硬化剤、触媒、さらには機械的強度、線膨張係数、熱伝導率などを最適化するための無機充填材が配合されていることが好ましい。これにより、半導体装置をPWB(Printed Wiring Board)などに2次実装する際の熱によって発生する材料間の応力が緩和され、基板内への水分の浸入の防止や半導体素子1をストレスから保護する効果が得られる。
外部端子13は、多層配線基板3の半導体素子1を接続していない他方の主面に設けられる。外部端子13は、多層配線基板3内部の配線を介して、半導体素子1と電気的に接続されている。外部端子13としては、はんだ材料からなるボール形状の端子をグリッド状に配列したBGA(Ball Grid Array)が多く用いられる。外部端子13の材質は、Sn/Ag/Cu、Sn/Pb、Su/Ag、Su/Cu、Su/Sb、Su/Zn、Su、Biなどのはんだ材料などが挙げられる。外部端子13は、多層配線基板3上にボール搭載、めっき、印刷法や蒸着法などを用いて形成される。外部端子13の表面は、突起電極、めっきやプレソルダーの手法がとられていてもよく、OSPなどの有機被膜処理が施されていてもよい。この外部端子13を介して、半導体装置は外部の基板などに接続される。
ダイシングテープに多層配線基板3を貼り付け、NBC−Zシリーズ(ディスコ社製)ブレード厚み0.3mmのブレードで個々の基板のダイシングラインの中心に沿って溝7を形成した。溝の深さは、0.28mmとした。溝7は、コア層4のガラスに到達するように形成した。溝7を形成した後、多層配線基板3を真空オーブンで脱気した。その後、多層配線基板3の半導体装置搭載面側を低圧トランスファーモールド法にて樹脂で一括封止する。封止が完了した状態でオーブンを用いて硬化させ樹脂一括封止型半導体装置8を形成した。
一括封止型半導体装置をダイシングテープに貼り付け、ブレード厚み0.15mmのブレードを用いてダイシングライン14にそって個片化し、図2のフリップチップ上面の外周部が封止された半導体装置を得た。
本実施例に係る半導体装置と、溝7を形成しない従来の半導体装置を10個ずつ2群に分け、JEDEC−Level3の条件(温度30℃/湿度60%/192h)で保存し、吸湿後にリフローを行った。リフロー処理のピーク温度は260℃/20secとし、この処理を3回繰り返した。
結果、本発明の半導体装置において導通不良は0/10個、従来の半導体装置では、3/10個の不良が発生した。
故障サンプルの断面研磨を実施したところ、バンプクラックと半導体素子とバンプ界面での剥離が生じていることが観察された。
2 モールド樹脂
3 多層配線基板
4 コア層
5 バンプ
5a 半導体素子電極
5b 基板電極
6 受動素子電極
7 溝
8 樹脂封止型半導体装置
9 導体層
10 ビア
11 絶縁層
12 ギャップ
13 外部端子
14 個片化ダイシングライン
Claims (5)
- 半導体装置の製造方法であって、
配線基板上の複数の半導体素子実装領域のそれぞれに1個以上の半導体素子を実装する工程と、
前記半導体素子の実装前または実装後に、ダイシングラインに沿って前記配線基板に溝を形成する工程と、
前記半導体素子の実装後に、前記配線基板における前記半導体素子の実装面と、前記溝と、前記半導体素子とをモールド樹脂で一括封止した後、前記ダイシングラインに沿って、前記溝より狭い裁断幅でダイシングを行うことにより前記半導体装置を個片化する工程とを備える、半導体装置の製造方法。 - 前記配線基板は、コア層と、前記コア層の少なくとも一方面に設けられ、1層以上の導体層及び1層以上の絶縁層の積層体からなる配線層とを有し、
前記配線基板に溝を形成する工程において、前記配線基板の表面から前記コア層にまで達する深さで前記溝を形成することを特徴とする、請求項1に記載の半導体装置の製造方法。 - 前記コア層を構成する材料の吸湿率が、前記絶縁層の吸湿率以下であることを特徴とする、請求項2に記載の半導体装置の製造方法。
- 半導体装置であって、
コア層と、前記コア層の少なくとも一方面に設けられ、1層以上の導体層及び1層以上の絶縁層の積層体からなる配線層とを有する配線基板と、
前記配線層上に実装された半導体素子と、
前記配線基板における前記半導体素子の実装面と、前記半導体素子とを覆うように形成されたモールド樹脂とを備え、
前記モールド樹脂は、前記配線基板における前記実装面側の最表面に設けられた前記導体層の側面の少なくとも一部取り囲むように形成される、半導体装置。 - 前記モールド樹脂は、前記実装面側の前記配線層の側面全体と、前記コア層の前記実装面側の一部の側面とを取り囲むように形成される、請求項4に記載の半導体装置。
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