RU2014138481A - Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку - Google Patents

Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку Download PDF

Info

Publication number
RU2014138481A
RU2014138481A RU2014138481A RU2014138481A RU2014138481A RU 2014138481 A RU2014138481 A RU 2014138481A RU 2014138481 A RU2014138481 A RU 2014138481A RU 2014138481 A RU2014138481 A RU 2014138481A RU 2014138481 A RU2014138481 A RU 2014138481A
Authority
RU
Russia
Prior art keywords
microelectronic
crystal
microelectronic crystal
substrate
layered layer
Prior art date
Application number
RU2014138481A
Other languages
English (en)
Other versions
RU2630706C2 (ru
Inventor
Райнхард МАНКОПФ
Ханс-Йоахим БАРТ
Вольфганг МОЛЬЦЕР
Свен АЛЬБЕРС
Бернд МЕМЛЕР
Торстен Мейер
Эдмунд ГЁЦ
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2014138481A publication Critical patent/RU2014138481A/ru
Application granted granted Critical
Publication of RU2630706C2 publication Critical patent/RU2630706C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

1. Микроэлектронное устройство, содержащее:по меньшей мере один первый микроэлектронный кристалл;второй микроэлектронный кристалл, причем указанный по меньшей мере один первый микроэлектронный кристалл прикреплен ко второму микроэлектронному кристаллу с помощью множества межсоединений;материал для неполного заполнения, размещенный между указанными по меньшей мере одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом; ипри этом указанные по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл заделаны в микроэлектронную подложку.2. Устройство по п. 1, в котором активная поверхность по меньшей мере одного из кристаллов, первого микроэлектронного кристалла и второго микроэлектронного кристалла, прикреплена к другому первому микроэлектронному кристаллу и второму микроэлектронному кристаллу с помощью множества межсоединений.3. Устройство по п. 1, в котором по меньшей мере один из указанных кристаллов, первый микроэлектронный кристалл и второй микроэлектронный кристалл, включает в себя по меньшей мере одно переходное отверстие в кремнии.4. Устройство по п. 3, в котором по меньшей мере одно переходное отверстие в кремнии на задней поверхности по меньшей мере одного из указанных кристаллов, первого микроэлектронного кристалла и второго микроэлектронного кристалла, прикреплено к другому первому микроэлектронному кристаллу и второму микроэлектронному кристаллу с помощью множества межсоединений.5. Устройство по п. 1, в котором микроэлектронная подложка включает в себя первую поверхность, ближайшую к первому микроэлектронному кристаллу, и вторую поверхность, бли

Claims (25)

1. Микроэлектронное устройство, содержащее:
по меньшей мере один первый микроэлектронный кристалл;
второй микроэлектронный кристалл, причем указанный по меньшей мере один первый микроэлектронный кристалл прикреплен ко второму микроэлектронному кристаллу с помощью множества межсоединений;
материал для неполного заполнения, размещенный между указанными по меньшей мере одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом; и
при этом указанные по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл заделаны в микроэлектронную подложку.
2. Устройство по п. 1, в котором активная поверхность по меньшей мере одного из кристаллов, первого микроэлектронного кристалла и второго микроэлектронного кристалла, прикреплена к другому первому микроэлектронному кристаллу и второму микроэлектронному кристаллу с помощью множества межсоединений.
3. Устройство по п. 1, в котором по меньшей мере один из указанных кристаллов, первый микроэлектронный кристалл и второй микроэлектронный кристалл, включает в себя по меньшей мере одно переходное отверстие в кремнии.
4. Устройство по п. 3, в котором по меньшей мере одно переходное отверстие в кремнии на задней поверхности по меньшей мере одного из указанных кристаллов, первого микроэлектронного кристалла и второго микроэлектронного кристалла, прикреплено к другому первому микроэлектронному кристаллу и второму микроэлектронному кристаллу с помощью множества межсоединений.
5. Устройство по п. 1, в котором микроэлектронная подложка включает в себя первую поверхность, ближайшую к первому микроэлектронному кристаллу, и вторую поверхность, ближайшую ко второму микроэлектронному кристаллу.
6. Устройство по п. 5, дополнительно содержащее слой межсоединения на первой поверхности микроэлектронной подложки и/или на второй поверхности микроэлектронной подложки.
7. Устройство по п. 6, дополнительно содержащее внешнее межсоединение на указанном слое межсоединения.
8. Устройство по п. 1, в котором микроэлектронная подложка содержит первый наслаиваемый слой и второй наслаиваемый слой.
9. Устройство по п. 8, в котором между первым наслаиваемым слоем и вторым наслаиваемым слоем образована граница раздела, причем граница раздела примыкает к материалу для неполного заполнения границы раздела, или первому микроэлектронному кристаллу, или второму микроэлектронному кристаллу.
10. Устройство по п. 1, дополнительно содержащее по меньшей мере одно проводящее переходное отверстие в микроэлектронной подложке.
11. Способ формирования микроэлектронного устройства, включающий:
прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений;
размещение, после указанного прикрепления, материала для неполного заполнения между указанными по меньшей мере одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом;
размещение первого наслаиваемого слоя рядом с указанным по меньшей мере одним первым микроэлектронным кристаллом;
размещение второго наслаиваемого слоя рядом с указанным вторым микроэлектронным кристаллом; и
приложение давления к первому наслаиваемому слою и ко второму наслаиваемому слою для формирования микроэлектронной подложки, в которую заделаны указанные по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл.
12. Способ по п. 11, в котором размещение материала для неполного заполнения между указанными по меньшей одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом, после указанного прикрепления, включает в себя размещение материала для неполного заполнения между указанными по меньшей между одним первым микроэлектронным кристаллом и вторым микроэлектронным кристаллом после их прикрепления под действием капиллярного эффекта.
13. Способ по п. 11, в котором прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений включает в себя прикрепление активной поверхности первого микроэлектронного кристалла и/или второго микроэлектронного кристалла к другому из указанных кристаллов, первому микроэлектронному кристаллу и второму микроэлектронному кристаллу, с помощью множества межсоединений.
14. Способ по п. 11, в котором прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений включает в себя прикрепление по меньшей мере одного переходного отверстия в кремнии на задней поверхности по меньшей мере одного из указанных кристаллов, первого микроэлектронного кристалла и второго микроэлектронного кристалла, к другому из указанных кристаллов, первому микроэлектронному кристаллу и второму микроэлектронному кристаллу, с помощью множества межсоединений.
15. Способ по п. 11, в котором прикладывание давления к первому наслаиваемому слою и второму наслаиваемому слою для формирования микроэлектронной подложки включает в себя прикладывание давления к первому наслаиваемому слою и второму наслаиваемому слою для формирования микроэлектронной подложки, содержащей первую поверхность, которая является ближайшей к указанному по меньшей мере одному первому микроэлектронному кристаллу, и вторую поверхность, которая является ближайшей к указанному второму микроэлектронному кристаллу.
16. Способ по п. 15, в котором дополнительно формируют слой межсоединения на первой поверхности микроэлектронной подложки и/или второй поверхности микроэлектронной подложки.
17. Способ по п. 16, в котором дополнительно формируют внешнее межсоединение на указанном слое межсоединения.
18. Способ по п. 11, в котором дополнительно формируют по меньшей мере одно проводящее переходное отверстие в микроэлектронной подложке.
19. Способ формирования микроэлектронного устройства, включающий:
размещение материала для неполного заполнения на указанном по меньшей мере одном первом микроэлектронном кристалле и/или указанном втором микроэлектронном кристалле;
прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений;
размещение первого наслаиваемого слоя рядом с указанным по меньшей мере одним первым микроэлектронным кристаллом;
размещение второго наслаиваемого слоя рядом с указанным вторым микроэлектронным кристаллом; и
приложение давления к первому наслаиваемому слою и ко второму наслаиваемому слою для формирования микроэлектронной подложки, в которую заделаны указанные по меньшей мере один первый микроэлектронный кристалл и второй микроэлектронный кристалл.
20. Способ по п. 19, в котором прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений включает в себя прикрепление активной поверхности первого микроэлектронного кристалла и/или второго микроэлектронного кристалла к другому из указанных кристаллов, первому микроэлектронному кристаллу и второму микроэлектронному кристаллу, с помощью множества межсоединений.
21. Способ по п. 19, в котором прикрепление по меньшей мере одного первого микроэлектронного кристалла ко второму микроэлектронному кристаллу с помощью множества межсоединений включает в себя прикрепление по меньшей мере одного переходного отверстия в кремнии на задней поверхности по меньшей мере одного из указанных кристаллов, первого микроэлектронного кристалла и второго микроэлектронного кристалла, к другому из указанных кристаллов, первому микроэлектронному кристаллу и второму микроэлектронному кристаллу, с помощью множества межсоединений.
22. Способ по п. 19, в котором прикладывание давления к первому наслаиваемому слою и второму наслаиваемому слою для формирования микроэлектронной подложки включает в себя прикладывание давления к первому наслаиваемому слою и второму наслаиваемому слою для формирования микроэлектронной подложки, содержащей первую поверхность, которая является ближайшей к указанному по меньшей мере одному первому микроэлектронному кристаллу, и вторую поверхность, которая является ближайшей к указанному второму микроэлектронному кристаллу.
23. Способ по п. 22, в котором дополнительно формируют слой межсоединения на указанной первой поверхности микроэлектронной подложки и/или на указанной второй поверхности микроэлектронной подложки.
24. Способ по п. 23, в котором дополнительно формируют внешнее межсоединение на указанном слое межсоединения.
25. Способ по п. 19, в котором дополнительно формируют по меньшей мере одно проводящее переходное отверстие в микроэлектронной подложке.
RU2014138481A 2013-09-24 2014-09-23 Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку RU2630706C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/034,854 US9373588B2 (en) 2013-09-24 2013-09-24 Stacked microelectronic dice embedded in a microelectronic substrate
US14/034,854 2013-09-24

Publications (2)

Publication Number Publication Date
RU2014138481A true RU2014138481A (ru) 2016-04-10
RU2630706C2 RU2630706C2 (ru) 2017-09-12

Family

ID=52106737

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2014138481A RU2630706C2 (ru) 2013-09-24 2014-09-23 Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку

Country Status (4)

Country Link
US (2) US9373588B2 (ru)
CN (1) CN104465568B (ru)
DE (1) DE202014104575U1 (ru)
RU (1) RU2630706C2 (ru)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653442B2 (en) * 2014-01-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and methods of forming same
US20150287697A1 (en) * 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
LU93039B1 (de) * 2016-04-22 2017-10-27 Phoenix Contact Gmbh & Co Kg Intellectual Property Licenses & Standards Steckkontakt
WO2018182753A1 (en) * 2017-04-01 2018-10-04 Intel Corporation Architectures and methods of fabricating 3d stacked packages
US10510705B2 (en) * 2017-12-29 2019-12-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure having a second encapsulant extending in a cavity defined by a first encapsulant
KR20210088305A (ko) 2020-01-06 2021-07-14 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
JP7565766B2 (ja) 2020-11-26 2024-10-11 株式会社Fuji 部品装着方法および部品装着装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW504864B (en) * 2000-09-19 2002-10-01 Nanopierce Technologies Inc Method for assembling components and antennae in radio frequency identification devices
TW546792B (en) * 2001-12-14 2003-08-11 Advanced Semiconductor Eng Manufacturing method of multi-chip stack and its package
US6768209B1 (en) * 2003-02-03 2004-07-27 Micron Technology, Inc. Underfill compounds including electrically charged filler elements, microelectronic devices having underfill compounds including electrically charged filler elements, and methods of underfilling microelectronic devices
US7217595B2 (en) * 2004-03-01 2007-05-15 Intel Corporation Sealed three dimensional metal bonded integrated circuits
US8110899B2 (en) * 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
CN101542726B (zh) * 2008-11-19 2011-11-30 香港应用科技研究院有限公司 具有硅通孔和侧面焊盘的半导体芯片
US7816945B2 (en) * 2009-01-22 2010-10-19 International Business Machines Corporation 3D chip-stack with fuse-type through silicon via
US8618654B2 (en) * 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
KR101124568B1 (ko) * 2010-05-31 2012-03-16 주식회사 하이닉스반도체 반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지
TWI502723B (zh) * 2010-06-18 2015-10-01 Chipmos Technologies Inc 多晶粒堆疊封裝結構
US9123830B2 (en) * 2011-11-11 2015-09-01 Sumitomo Bakelite Co., Ltd. Manufacturing method for semiconductor device
US8970023B2 (en) * 2013-02-04 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same

Also Published As

Publication number Publication date
CN104465568B (zh) 2017-09-26
US20150084165A1 (en) 2015-03-26
CN104465568A (zh) 2015-03-25
US20160148920A1 (en) 2016-05-26
RU2630706C2 (ru) 2017-09-12
DE202014104575U1 (de) 2014-11-28
US9373588B2 (en) 2016-06-21
US9564400B2 (en) 2017-02-07

Similar Documents

Publication Publication Date Title
RU2014138481A (ru) Многоярусные микроэлектронные кристаллы, встроенные в микроэлектронную подложку
WO2016209668A3 (en) Structures and methods for reliable packages
GB2523500A (en) Landing structure for through-silicon via
RU2012118036A (ru) Поперечное рассеивание тепла 3-d интегральной схемы
SG10201900070UA (en) Semiconductor device and method of forming double-sidedfan-out wafer level package
SG10201403206VA (en) Semiconductor device and method of forming low profile 3d fan-out package
SG11201907932UA (en) Semiconductor memory device
EP2866257A3 (en) Printed circuit board and manufacturing method thereof and semiconductor pacakge using the same
EP4276892A3 (en) Semiconductor element, method for producing same, and electronic device
JP2012039090A5 (ru)
EP2779224A3 (en) Methods for producing interconnects in semiconductor devices
JP2012085239A5 (ru)
EP3211661A3 (en) Method for manufacturing a flip-chip type semiconductor apparatus using a photosensitive adhesive layer and corresponding flip-chip type semiconductor apparatus
JP2013222966A5 (ru)
EP2775512A3 (en) Semiconductor devices
JP2014182397A5 (ru)
WO2012122388A3 (en) Chip-last embedded interconnect structures and methods of making the same
JP2010147153A5 (ru)
RU2015136239A (ru) Архитектура создания гибких корпусов
WO2014112954A8 (en) Substrate for semiconductor packaging and method of forming same
WO2012048137A3 (en) Flexible circuits and methods for making the same
EP2605273A3 (en) Method for forming isolation trenches in micro-bump interconnect structures and devices obtained thereof
GB2509683A (en) Flattened substrate surface for substrate bonding
TW201714253A (en) Method of making embedded memory device with silicon-on-insulator substrate
MY191753A (en) Polishing pad with foundation layer and window attached thereto

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190924