WO2007137568A1 - Flip-chip-bauelement und verfahren zur herstellung - Google Patents

Flip-chip-bauelement und verfahren zur herstellung Download PDF

Info

Publication number
WO2007137568A1
WO2007137568A1 PCT/DE2007/000970 DE2007000970W WO2007137568A1 WO 2007137568 A1 WO2007137568 A1 WO 2007137568A1 DE 2007000970 W DE2007000970 W DE 2007000970W WO 2007137568 A1 WO2007137568 A1 WO 2007137568A1
Authority
WO
WIPO (PCT)
Prior art keywords
component
support frame
chip
carrier substrate
layer
Prior art date
Application number
PCT/DE2007/000970
Other languages
English (en)
French (fr)
Inventor
Alois Stelzl
Christian Bauer
Hans Krüger
Robert Hammedinger
Original Assignee
Epcos Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epcos Ag filed Critical Epcos Ag
Priority to JP2009512410A priority Critical patent/JP5220004B2/ja
Publication of WO2007137568A1 publication Critical patent/WO2007137568A1/de
Priority to US12/277,927 priority patent/US7673386B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3164—Partial encapsulation or coating the coating being a foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10165—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8114—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01063—Europium [Eu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Definitions

  • the invention relates to a component which comprises a device chip applied to a carrier substrate in a flip-chip technique and to a method for producing the same.
  • a component encapsulation is known, for example, from US Pat. No. 6,898,380 B1, in which a component chip carrying the component structures is mounted on a carrier substrate in flip-chip technology by means of bump connections, in which the component chip is arranged at a distance from the carrier substrate above it is. In this case, between the component chip and the carrier substrate
  • Object of the present invention is to provide a device that is easy to manufacture and can be safely sealed against the outside world.
  • An electrical component which uses a flip-chip technique on a single or multi-layered comprises a supported substrate substrate applied chip.
  • the electrical and mechanical connection between the component chip and the carrier substrate having an electrical wiring is effected by means of bumps.
  • a support frame is arranged, which is adapted in its height to the height of the bumps and has a plane in particular planarized and, for example, ground surface, so that it fits tightly against the underside of the component chip.
  • Such a device is characterized in particular by two advantages over known encapsulated in a similar manner components.
  • the flat surface of the frame ensures a positive contact with the component chip, which also has a planar surface resting thereon. There remains a minimal or no gap between the frame and the component chip, and this results in a good closure of the cavity enclosed between the underside of the component chip and the surface of the carrier substrate within the frame.
  • This device may also be used on an uneven and e.g. Nonlinear warped panel may be applied as a carrier substrate.
  • bumps are understood to mean all electrically conductive structures via which bonding takes place Specifically, these can be:
  • Studbumps which are pressed together by mechanical force with simultaneous ultrasound action and welded to the substrate. Studbumps themselves can be produced with specially equipped wire bonders or galvanically. At studbumps, au-studs are currently standard;
  • Pillars made of Cu are used.
  • the height of the frame is adapted to the height of the bumps. This means that when bumping the component chip and in the case of solder bumps during the subsequent reflow, the bumps can only collapse or deform to such an extent and thus reduce their height that the underside of the component chip just comes to rest on the plane surface of the support frame. As a result, only minimal mechanical tensile forces act on the corresponding metallizations on the component chip via the bumps and the support frame, because the thermal expansion coefficients of bumps and solder frames are very well matched.
  • the flat surfaces of the support frame and the component chip prevent tilting due to uneven overlapping. This is particularly advantageous when the device structures and thus the device itself is sensitive to mechanical stress, as they may occur, for example, later in the encapsulation of the components with a plastic sheath. With the proposed device so sensitive component structures can be included stress-free and tight against environmental influences and hermetically encapsulated by further measures.
  • the component chip can advantageously be a MEMS component (micro-electro-mechanical system) which connects electrical and mechanical functions with one another.
  • the micro-electro-mechanical functions may be those of sensors, actuators, switches or electro-acoustic components and in particular working with acoustic waves components. These components are mostly miniaturized, so that even the smallest forces are sufficient to disturb the function or to change the properties of the MEMS component inadmissible. In principle, however, it is also possible to carry out any desired electrical component which has component structures to be protected on its surface in the manner according to the invention.
  • the carrier substrate has an integrated electrical wiring.
  • it is preferably multi-layered, wherein on and between individual layers of a mechanically stable and electrically insulating material structured metallization levels are provided, which realize a corresponding wiring.
  • the individual metallization levels are connected to one another via preferably plated-through plated-through holes, so that an electrical contact is produced for metallic contact pads applied on the surface of the carrier substrate and external contacts arranged on the underside of the carrier substrate is.
  • a mechanically stable material is a particular highly filled plastic material with low water absorption, low gas permeability and an adaptable coefficient of thermal expansion (eg LCP (Liquid Crystal Polymer) or a ceramic, in particular a HTCC (High
  • the terminal metallizations on the upper side of the carrier substrate have a solderable or bondable surface, in particular a UBM metallization (Under Bump Metalization). Corresponding metallizations are also provided on the component chip.
  • the bumps for connecting the device chip and the carrier substrate are preferably solder bumps, stud bumps or solder coated metals e.g. Co-pillars coated with solder.
  • the device chip is made of a ceramic, semiconductive, or other crystalline material, such as silicon, depending on the device. formed a piezoelectric crystal.
  • the support frame is preferably produced on the carrier substrate and in particular made of a plastic material or of metal.
  • the coefficient of expansion of the material forming the support frame is adapted to that of the bumps. In this way, it is guaranteed that the finished component does not generate any additional mechanical stress in the bending direction, even under thermal cycling.
  • the support frame can be applied to a ceramic carrier substrate by screen printing before sintering or in other methods after sintering of the carrier substrate or in part before sintering and the remaining part after sintering, eg currentless or galvanic.
  • the component structures may be mechanically movable structures or, in the case of components working with acoustic waves, metallizations with the aid of which acoustic waves are generated, reflected or converted back into electrical signals.
  • the joint region between the lower edge of the component chip and the support frame ⁇ can be sealed with a foil.
  • This film is in ⁇ particular a laminatable thermoplastic (eg LCP (Liquid Crystal Polymer) film) or a thermoset in the B state, which is preferably soft and has a low modulus of elasticity.
  • LCP Liquid Crystal Polymer
  • Such a film can serve as a base for further covering layers and thereby absorb, buffer or distribute forces acting on the component chip (eg thermal cycles). In addition, it protects the cavity in subsequent processes, for example, in the electroless or galvanic application of shields (Shieldings).
  • the film may be single-layer or multi-layer, wherein identical or different partial films can be joined or laminated on top of each other.
  • the support frame consists essentially of a metal whose thermal expansion coefficient is adapted to the usually made of solder metal bumps or the metal of the Studbumps.
  • Well suited for this purpose are copper, nickel, silver or gold, which, moreover, can be easily electrodeposited.
  • the support frame can also be composed of several layers of different materials, in which case the thermal expansion coefficient averaged over all the layers is matched as well as possible with that of the bumps.
  • the joint area between the lower edge of the component chip and the support frame with a
  • Metal layer sealed which forms a metal closure for the joint. Accordingly, the metal layer terminates at least with the device chip and the support frame.
  • the metal layer can be applied only in the joint area or alternatively also over larger parts of the component, that is to say also on the rear side of the component chip, the frame or the surface of the carrier substrate.
  • Treatment with a molten metal can moisten this. This makes it easy to produce the metal closure while applying the metal layer at the same time selectively over the wetting layer. This is advantageous if the metal layer is to be limited to the joint area in order not to lead to interfering capacitive couplings with component electrodes, for example on the back side of the component chip.
  • a component chip covered with a laminate film which already has a certain seal of the joint area, can additionally be reinforced with a backside metallization. While the laminate film still has a certain permeability to gases and in particular water vapor, a hermetically sealed, electrically shielded component can be obtained with a closed backside metallization. It is advantageous if the back-side metallization has a direct connection to a metallic one Support frame and / or having the surface of the carrier substrate. For this purpose, it may be necessary ieren the laminate film before the generation of the back-side structure to ⁇ and to remove at least in a shape of a frame around the chip Bauelement- drawn portion.
  • the backside metallization can be applied in two stages by first applying a thin base metallization in a thin film process or by treatment with a nucleating agent, e.g. Palladium chloride-containing solution is produced. Subsequently, this base metallization can be electrolessly and / or galvanically reinforced. It is well suited, for example, to sputter on a titanium or a titanium / copper layer and to strengthen it galvanically with copper.
  • a nucleating agent e.g. Palladium chloride-containing solution
  • a direct structuring of the laminate film succeeds, for example, by ablation with a laser.
  • a support frame is sufficient as a spacer and for supporting the component chip over the carrier substrate for miniaturized components.
  • a large distance between two support points can lead to bending of the component chip and thereby likewise to a stress-related impairment of the component function.
  • It is therefore advantageous between component chip and Carrier substrate provide further support elements, which are structured together with the frame and provide additional support points for the device chip with reduced distances between each other and allow safe and low-tension support.
  • a cover film can be laminated, which is sufficiently thick and sufficiently deformable, thereby enabling a planarization Glob top-top.
  • the cover film has an overall height above the carrier substrate that is higher than the height of the backside of the device chip over the carrier substrate.
  • the covering film or the glob top cover thus produced is to be selected in its modulus of elasticity, its coefficient of thermal expansion and the glass transition temperature such that minimal mechanical stress results during soldering of the component and during thermal cycles.
  • a large-area carrier substrate in particular a panel or a carrier wafer, each having a plurality of slots for component chips.
  • Each slot has at least metallic
  • the frame structures are first of all produced in a number corresponding to the bays, and are advantageously structured in such a way that at least the metallic bays assigned to a berth
  • Support elements can be generated together with the support frame. If support frames and support elements are produced galvanically by means of a common resist mask, then the subsequent planarization process of support frames and support elements can take place before the resist mask is removed again. As a result, support frame and support elements can be mechanically stabilized against the press, grinding or milling process used.
  • the planarization process resembles not only sub ⁇ differences from the frame height, resulting from the tolerances of the manufacturing processes, but also those which result from the topology of the carrier wafer.
  • the bumps are generated on the component chip. This can be done advantageously by means of printing a solder paste by screen printing. With this method, the Bump Beat is easily adjustable, as this is essentially determined by the controllable size of the UBM and the amount of applied solder paste.
  • the bumps are preferably generated on the device chip BC. Exceptions are the already mentioned pillars, which can be produced together with the frame structure in the same process and from the same material on the carrier substrate. Already during production, the pillars and possibly also the frame structure can be provided with a solder layer which is thin relative to the height of the pillars, typically e.g. 5 ⁇ m thickness are provided.
  • the component chip is placed on the carrier substrate and with this in a suitable method over connected the bumps.
  • solder bumps are used, a reflow process is suitable.
  • the solder bump collapses and changes its cross-sectional shape, in particular, its height is reduced.
  • Adhesion forces on the wetting UBM cause the device chip to pull down.
  • the height of the (collapsed) bumps is adapted to the height of the support frame and the support elements, this leads to a placement of the component chip on the support frame and the support elements.
  • the pillars are also soldered.
  • a thermocompression method can be used, which also leads to a deformation of the bumps, whereby these are reduced in height.
  • the sealing of the component takes place in the joint area between the component chip and the support frame, in which either a thin laminate film is laminated, a metal closure is produced or a thick cover film is directly laminated to produce a glob top.
  • the sealing by means of thin laminate foil can be supplemented with a backside metallization and all sealing methods can be additionally combined with an applied thick covering layer.
  • the preferred production of the metallic closure is carried out with molten metal in the dipping process or in a standing wave.
  • the amount or the thickness of the metal can be controlled via gas nozzles by means of air or N 2 (Hot Air Leveling).
  • the required or advantageous wetting layer can be applied in structured form to corresponding surface regions of one or more elements selected from the component chip, carrier wafer and support frame or over the entire surface thereof Bonding of the component chip are applied to the arrangement.
  • individual areas of the surface can be excluded by a protective film from the coating with the wetting layer.
  • the protective film can be selectively printed, for example by an ink-jet method.
  • the outer device chip edges may be selectively provided with a wetting layer. This can advantageously take place in the process stage, in which the component chips are separated.
  • the singulation can take place with the so-called DBG method (Dicing Before Grinding), in which first cuts are made on the surface of the component wafer bearing the component structures along the intended parting lines. In order to protect the surface of the device wafer (e.g., from chipping), it is covered with a sticky tape serving as a protective film. After the cuts have been made, the side edges of the individual component chips are exposed therein, and thus accessible to a metallization for producing a wetting layer, for example a layer combination of titanium / copper / gold, which is e.g. can be sputtered.
  • a metallization for producing a wetting layer for example a layer combination of titanium / copper / gold, which is e.g. can be sputtered.
  • the component wafer is ground off from the rear side until the incisions are completely opened from this side, with which the component chips are also separated.
  • the component chip edges can be provided with a wetting layer by applying pyroelectrically generated charges only on the back side to the application of the wetting layer in a manner opposite to the state of charge of the top surface. surfaces sensitive activation or metallization is avoided.
  • Wetting layers on the surfaces of carrier wafer and component chip can be applied directly, for example by means of thin-layer processes via corresponding masks or directly by means of screen printing.
  • FIG. 1 shows the cross-sectional views on the basis of schematic cross sections
  • FIG. 2 shows a carrier wafer with support structures applied thereto in plan view
  • FIG. 3 shows a carrier wafer in schematic cross-section after the application of bumps
  • FIG. 4 shows the carrier wafer after the bonding of a component chip
  • FIG. 5 shows a schematic cross-section of various relative arrangements of component chip edges and frame structures
  • FIG. 6 shows a component sealed with a covering film
  • FIG. 7 shows a component sealed with a laminate film and a cover film
  • FIG. 8 shows two different possibilities of hermetically sealing a component with a laminate foil and a backside metallization
  • FIG. 9 shows various possibilities of a metal closure
  • FIG. 10 shows a process flow diagram for the production of a support frame
  • FIG. 11 shows a process flow diagram for the application of a laminate
  • Figure 12 shows a process flow diagram for making a laminate film and backside metallization seal.
  • FIG. 1 shows a schematic cross-section of different process stages for the production of the support frame SR and additional Licher support elements SE on a support substrate.
  • the starting point is a carrier wafer or panel, hereinafter referred to only as a carrier wafer TW, which is preferably constructed in multiple layers and in which a wiring is integrated. (Not shown in the figure). Also not shown are pads on the top and external contacts on the bottom of the carrier wafer TW.
  • the carrier wafer TW which carries UBM structures and, if it consists of HTCC or LTCC, is linearly and nonlinearly warped, is measured with high accuracy with respect to the UBM positions.
  • a metallic growth layer WS is applied to the surface, for example, electroless or in a PVD process.
  • a galvanostable resist GR is applied and patterned according to the desired structure of the support frame and the support elements, e.g. by laser lithography.
  • FIG. 1A shows the arrangement according to the structuring of the galvanic resist GR.
  • the reinforcing layer VS is then produced in the depressions of the electroplating resist in which the growth layer WS is exposed, for example by deposition of copper (see FIG. 1B).
  • FIG. 1C shows the arrangement after the implementation of a planarization process in which the surfaces of the electroplating resist GR and the reinforcing layer VS are removed until an overall planar surface is produced. Subsequently, the galvanic resist GR is removed and the underlying residues of the growth layer WS etched away.
  • FIG. ID shows the arrangement with the support frames SR and support elements SE thus produced.
  • FIG. 2 shows a top view of a possible arrangement of support frame SR and support elements SE on a carrier wafer TW. Between different bays EP for individual components, the dividing lines TL are indicated by dashed lines.
  • Each support frame encloses metallic ⁇ An AFL mating surfaces for the later component contacting and, optionally, together with the support frame constructive ⁇ tured support elements SE.
  • the two-dimensional shape of the support frame in the illustration preferably follows the dimensions of the device chip to be applied thereto and is at least dimensioned so that the device chip can rest all around, wherein the device chip edge can be flush with the outer edge of the support frame, or either component chip or support frame can survive.
  • a metallic support frame and supporting elements produced in parallel can also be produced by applying metal-containing mass in the inkjet process.
  • the bumps can be produced together with the support frame or with the support elements on the carrier wafer as metal pillars. However, they may also be formed on the opposite wafer-based device chip, as illustrated above, in the case of solder bumps or studbumps. This can be done in particular by printing a solder paste. For a small number of bumps, the use of studbumps can also be advantageous or cost-effective.
  • FIG. 3 shows the arrangement with bump precursors printed here on the carrier wafer TW. They protrude above the support frame and possibly existing support elements so that thereon a component chip BC can be placed on it and soldered.
  • FIG. 4 shows the attached component chip after soldering.
  • the solder is either on the Cu pillars of the carrier wafer TW or on the SAC bumps of the component chip BC.
  • Thermosonic is connected without solder ver ⁇ in.
  • SAC bumps the bumps collapse during soldering by wetting the UBM surfaces on the carrier wafer, the component chip BC resting on the support frame SR and the support elements SE.
  • the volume and the height of the bumps BU is also dimensioned on the component chip in the production thereof such that a corresponding height would be set during collapse or deformation of the bumps BU even without the support frames and support elements acting as spacers, which is equal to that of the support elements or slightly lower. This ensures that the connection made by the bumps is largely free of tensile forces that could be in the form of distortions on the device chip and thus adversely affect its device functions.
  • the device chip may already be seated on the support frame prior to bonding.
  • FIG. 5 shows a schematic cross-section of various possibilities for how the component chip can rest on the support frame.
  • the edge of the component chip BC can rest centrally on the support frame.
  • a tolerance value for both the positioning of the support frame and the positioning of the component chip on the support frame therefore remains almost the entire width of the support frame.
  • FIG. 5B shows a variant in which the support frame extends to the parting line TL, which represents the later component edge. This embodiment requires a separation of the components by means of a guided through the support frame section, at the same time a circumferential strip of metallic surface is formed at the saw edges of the support frame.
  • FIG. 5C shows a component chip whose edge projects beyond the support frame SR.
  • FIG. 5D shows a limiting case in which the outside edge of the support frame and the outside edge of the component chip are flush.
  • this is an ideal case, which is neither sought nor maintained in practice due tolerances to be maintained. In general, such an arrangement is selected, which has a minimum component volume or a minimum component area result.
  • Embodiments according to FIGS. 5A and 5B are preferred if only a small contact surface is available on the underside of the component chip, which is free of component structures.
  • Embodiments of Figures 5C and 5D are optimized with respect to the footprint of the bays.
  • Figure 6 shows a way to seal the device in the joint area between component chip BC and support frame SR.
  • This can, as shown in Figure 6, take place by applying a cover sheet AF.
  • This is relatively thick and comprises a polymer in the B state, so that it can thermally deform and then harden.
  • the cover film AF is applied to the surface under heat and pressure so that it closely follows their topography, without cavities remain during lamination between cover film AF and carrier wafer TW or frame structure RS and component chip BC.
  • cover film AF is applied to the surface under heat and pressure so that it closely follows their topography, without cavities remain during lamination between cover film AF and carrier wafer TW or frame structure RS and component chip BC.
  • the overall height of the laminated cover film over the component chip ensures that the component chip is covered by the cover film as well as its joint area with the frame structure.
  • a laminate film LF which consists in particular of a soft thermoplastic material, can be applied under the cover film AF.
  • a thin film can be laminated more easily and with less contact pressure than the relatively thick cover film.
  • Their low modulus of elasticity also means that the component chip itself is optimally protected against forces that might have an effect on the component chip BC when soldering it in, during thermal cycles or only in the second level in the ummoldeten (with a Moldverkapselung) module it effectively acts as a buffer and also absorbs and distributes forces more effectively.
  • Laminate film LF and cover film AF can be laminated in separate or in the same step.
  • Figure 7 shows a detail of such a sealed component in the schematic cross section.
  • FIG. 8 shows a further possibility of sealing in which a laminate foil LF is applied in the first step, similar to the embodiment according to FIG.
  • the laminate film LF can be patterned, wherein at least the joint region between the frame structure and the component chip remains covered by the laminate film.
  • a backside metallization RM is produced over the laminate film LF, for example As shown in Figure 1 for the support frame shown in a two-step process by means of a thin film applied base metallization, which can then be galvanically reinforced.
  • the base layer may, for example, be titanium-containing, the galvanic reinforcement may comprise copper.
  • Figure 8A shows an embodiment of the patterning of laminate film LF and backside metallization RM in which both the edges of the laminate film and the backside metallization both terminate on the surface of the support frame SR.
  • Figure 8B shows a variant in which the laminate film is removed in a frame-shaped sealing area above the now exposed surface of the support frame, so that the support frame can be contacted by the back side metallization RM.
  • the metal-metal connection between back-side metallization and supporting frame SR results in a particularly tight connection, in particular with respect to moisture diffusion.
  • the tension-free rear-side metallization increases the mechanical stability of the entire component. This is advantageous if the component is later encapsulated in a so-called transfer molding process for further packaging and encapsulation with a plastic compound.
  • the backside metallization serves to electromagnetic shield the device.
  • FIG. 9 shows various possibilities for how the joint area can be closed with a metallic closure MV.
  • a suitable wetting layer BS is arranged at least in the joint area between the support frame and in the region of the component chip edge. This can after applied to the soldering of the component chip and, for example sputtered or vapor-deposited. Furthermore, it is possible to apply the wetting layer on the component chip itself as well as on the surface of the support frame prior to placement of the component chip.
  • FIG. 9A shows a possible embodiment of the metal closure MV in schematic cross section. At least on parts of the surface of the component chip, on its edge and on the surface of the support frame, a wetting layer BS is provided. Then molten metal is deposited and allowed to cool, with the metal closure MV adhering to the locations on the device where the wetting layer is present.
  • the embodiment shown in FIG. 9A does not exclude that the wetting layer rests over the whole area on the component chip and also on the carrier wafer. It is also possible that the support frame is completely covered by a wetting layer.
  • FIG. 9B shows an arrangement in which the component chip edge projects beyond the support frame.
  • the wetting layer is therefore required only on the underside of the protruding component chip, on the outside of the support frame and on a surface region of the carrier wafer below the protruding component chip edge.
  • FIG. 9C shows a similar embodiment, in which, however, the wetting layer is formed only on the underside of the component chip in the projecting region and on the (overall) Surface of the support frame is applied. Even with this minimized embodiment, the joint area is optimally sealed.
  • Figure 9D shows an embodiment in which the edge of the component chip BC is flush or approximately flush with the outer edge of the support frame SR. Both outer edges are therefore provided with a wetting layer BS, to which the metal closure is then applied by one of the methods mentioned.
  • the molten metal to be deposited When sealed with a metal closure MV, the molten metal to be deposited may be selected to have a lower melting point than the bump connection. As a result, melting of the bumps is avoided when producing the metal closure.
  • a higher-melting alloy can be obtained by remelting with the metal closure, which does not become liquid during later soldering of the component.
  • a metal closure is suitable which comprises tin, which forms a corresponding alloy in contact with the Ti / Cu / Au wetting layer.
  • all embodiments of the metal closure MV shown for example in FIG. 9 can be covered by an additional nickel layer deposited over the metal closure.
  • FIG. 9E shows a further variant of the method in which the bump height is dimensioned so that a small gap remains between the component chip and the frame structure during soldering.
  • a circumferential frame-shaped wetting layer is applied on the underside of the component chip.
  • Another wetting layer is found on the surface of the frame structure and is applied, for example, after its planarization, for example, electroless as typically 0.1 micron thick Au layer.
  • the remaining after soldering of the component chip gap can be filled with the metal closure.
  • the capillary depression in the gap prevents penetration of the liquid metal into the cavity below the device chip.
  • FIG. 9F shows a further variant of the method in which, in addition to the support frame SR on the carrier wafer TW, a circumferential frame structure RS is also applied to the component chip BC.
  • This may be structured much finer than the support frame and e.g. typically of 5 ⁇ m width and height each. It can consist of the same material and is at least partially wettable with solder.
  • the support frame SR on the carrier wafer TW has a typical height and width of 50 ⁇ m each. Both frames can be soldered together. The joint during bonding then arises between support frame SR and frame structure RS and is provided with a metal closure MV.
  • the advantage of this arrangement is that due to the smaller width of the frame structure RS a larger usable chip area remains on the component chip than if the relatively wide support frame were placed on the component chip.
  • FIG. 10 shows a process flow diagram for the production of a frame structure on a carrier wafer, as it already is was explained with reference to FIG.
  • step 1 a growth layer is sputtered over the entire surface of the carrier wafer.
  • step 2 a photoresist is laminated.
  • step 3 the photoresist is exposed.
  • step 4 the resist is developed to form the desired resist pattern.
  • the growth layer is reinforced by electrodeposition of copper to a desired layer thickness.
  • the grown metal layer together with the overlying galvanic resist mask is planarized by means of a milling process.
  • the so-called FIy Cutting method can be used, in which a diamond rotates over the surface to be abraded. The grinding is performed up to a predetermined height of the frame structure.
  • the carrier wafer TW or the support frame protection law can be provided without current with a wetting layer BS of typ. 0.1 micron Au. This measure also prevents, for example, that in step 8 - etching away the growth layer - the surface of the planarized reinforcing layer is etched.
  • step 7 the resist is removed, the remaining now exposed area of the growth layer is etched away in step 8. Subsequently, the support wafers provided with support frames and support elements are ready for the implementation of the flip-chip process.
  • Figure 11 shows a flow chart for a lamination seal.
  • step A the component chips are placed on the carrier wafers at the corresponding slots. Bondet.
  • step B a reflow soldering process takes place, followed by a lamination process in process step C.
  • Two foils are laid one over the other and laminated over the entire surface over the backs of the bonded component chips.
  • the lower layer is relatively thin, thermo ⁇ plastic and soft, while the upper layer is a curable and relatively filled with a filler layer. It is also possible during this lamination process to laminate an intermediate third film, which is also relatively soft but already harder than the one
  • Laminate film is.
  • step D the composite of carrier wafers, component chips and laminating film is subjected to a grinding process from the top in order to achieve a minimum overall height. Subsequently, the components are separated in step F, for example by means of a sawing process.
  • step B and C a cleaning process can be carried out by means of a plasma containing oxygen and hydrogen molecules.
  • step D and E the device can be tested and optionally labeled.
  • FIG. 12 shows a process flow diagram for the production of a backside metallization.
  • the components are bonded to the carrier wafers in a flip-chip process a) and subsequently soldered by means of a reflow soldering process in step b).
  • a lamination process c) in which a thin, soft laminate film is laminated over the entire surface via component chips and carrier wafers.
  • the foil is then removed again in step d), for example by means of laser ablation or sawing.
  • a plasma cleaning step again follows in an oxygen and / or hydrogen-containing plasma.
  • the components are dried in vacuo.
  • step g) the production of a base metallization by sputtering a titanium / copper mixture, which is then reinforced in step h) by electrodeposition of copper and then nickel.
  • the components realized on the carrier wafer are now completed and, if appropriate, can be fed by means of sawing while performing laser marking and electrical testing for the device properties in step i).
  • Wire-bonding technology or embedded in the modules on the modules embedded elements or over-laminated with globtop-like materials are obtained which are minimized in terms of their external dimensions, which are impermeable to environmental influences and in particular to moisture and which can be produced in the process according to the invention simpler than heretofore.
  • the components have improved mechanical stability with equal or smaller dimensions and show improved moldability and increased thermal cycling resistance.
  • the invention is not limited to the embodiments shown in the embodiments and the figures but is defined solely by the claims. It is therefore within the scope of the invention to further combine the individual possibilities for sealing with one another or to vary the sealing methods.
  • the components can be realized per type of component with any number of support frames with and without additional support elements. It is also possible to mount and to match different component chips on a carrier wafer, to separate different components containing components chips or to different components.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

Die Erfindung betrifft ein Bauelement, das einen in Flip-Chip Technik auf ein Trägersubstrat aufgebrachten Bauelementchip und ein Verfahren zur Herstellung. Die elektrische und mechanische Verbindung zwischen Bauelementchip und dem eine elektrische Verdrahtung aufweisenden Trägersubstrat erfolgt mittels Bumps. Zwischen Trägersubstrat und Bauelementchip ist ein Stützrahmen angeordnet, der in seiner Höhe an die Höhe der Bumps angepasst ist und eine plane oder planarisierte Oberfläche aufweist, so dass er eng an der Unterseite des Bauelementchips anliegt. Verschiedene Abdeckungen werden für die weitere Verkapselung vorgeschlagen.

Description

Beschreibung
Flip-Chip-Bauelement und Verfahren zur Herstellung
Die Erfindung betrifft ein Bauelement, das einen in Flip-Chip Technik auf ein Trägersubstrat aufgebrachten Bauelementchip umfasst und ein Verfahren zur Herstellung.
Für solche Bauelemente ist beispielsweise aus dem US Patent US 6982380 Bl eine Bauelementverkapselung bekannt, bei der ein die Bauelementstrukturen tragender Bauelementchip in Flip-Chip-Technik mit Hilfe von Bumpverbindungen auf einem Trägersubstrat montiert ist, bei welchem der Bauelementchip im Abstand zum Trägersubstrat über diesem angeordnet ist. Dabei ist zwischen Bauelementchip und Trägersubstrat ein
Rahmen angeordnet, der auf den Oberflächen von Bauelementchip und Trägersubstrat aufliegt oder einen schmalen Spalt belässt und so einen die Bauelementstrukturen aufnehmenden Hohlraum ausbildet. Der Hohlraum ist nach außen durch ein Dichtmater- ial, insbesondere eine Kombination aus Metallschichten abgedichtet .
Aufgabe der vorliegenden Erfindung ist es, ein Bauelement anzugeben, das einfach herzustellen ist und sicher gegen die Außenwelt abgedichtet werden kann.
Diese Aufgabe wird erfindungsgemäß durch ein Bauelement mit den Merkmalen von Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sowie ein Verfahren zur Herstellung des Bauelements sind weiteren Ansprüchen zu entnehmen.
Es wird ein elektrisches Bauelement vorgeschlagen, welches einen in Flip-Chip-Technik auf einem ein- oder mehrschich- tigen Trägersubstrat aufgebrachten Bauelementchip umfasst. Die elektrische und mechanische Verbindung zwischen Bauelementchip und den eine elektrische Verdrahtung aufweisenden Trägersubstrat erfolgt mittels Bumps . Zwischen Trägersubstrat und Bauelementchip ist ein Stützrahmen angeordnet, der in seiner Höhe an die Höhe der Bumps angepasst ist und eine plane insbesondere planarisierte und z.B. plan geschliffene Oberfläche aufweist, so dass er eng an der Unterseite des Bauelementchips anliegt.
Ein solches Bauelement zeichnet sich insbesondere durch zwei Vorteile gegenüber bekannten in ähnlicher Weise verkapselten Bauelementen aus . Zum Einen sorgt die plane Oberfläche des Rahmens für einen formschlüssigen Kontakt mit dem darauf aufliegenden ebenfalls eine plane Oberfläche aufweisenden Bauelementchip. Es verbleibt ein minimaler oder gar kein Spalt zwischen Rahmen und Bauelementchip und es ergibt sich bereits dadurch ein guter Verschluss des zwischen der Unterseite des Bauelementchips und der Oberfläche des Trägersub- strats innerhalb des Rahmens eingeschlossenen Hohlraums. Dieses Bauelement kann auch auf einem unebenen und z.B. nichtlinear verzogenen Panel als Trägersubstrat aufgebracht sein.
Bei einer späteren Verkapselung des auf einer planen Oberfläche aufliegenden Chips mit einem Polymer hat dieser Verschluss zur Folge, dass potentielle Ausgasungen von H2O oder Zersetzungsprodukten des Polymers aus dem Polymer oder Lösungsmitteln im Polymer zum überwiegenden Teil nach außen und nicht in die Kavität (Hohlraum) gelangen. Damit ist bei organischer Verkapselung ein JEDEC2-Level erreicht.
Unter Bumps werden im Sinne der Erfindung alle elektrisch leitfähigen Strukturen verstanden, über die sich beim Bonden „punktförmige" elektrische Kontakte herstellen lassen. Im Einzelnen können dies sein:
- Lotbumps z.B. SAC (Sn Ag Cu) -Lotbumps, welche beim Verlöten mit einer UBM (Under Bump Metallization) kollabieren;
Studbumps, welche durch mechanische Kraft bei gleichzeitiger Ultraschalleinwirkung zusammengepresst werden und mit dem Substrat verschweißen. Studbumps selbst können mit speziell ausgerüsteten Drahtbondern oder galvanisch erzeugt werden. Bei Studbumps sind derzeit Au-Studs Standard;
- Metall-Pillars, welche Studbumps gleichen, aber an ihrer Oberfläche zusätzlich ein Lotdepot tragen. Für solche Pillars ist daher die Auswahl der dafür verwendbaren Metalle größer. Es können z.B. Pillars aus Cu eingesetzt werden.
Zum Anderen ist die Höhe des Rahmens an die Höhe der Bumps angepasst. Dies bedeutet, dass die Bumps beim Aufbonden des Bauelementchips und im Fall von Lotbumps beim anschließenden Reflow nur soweit kollabieren oder deformiert werden können und damit ihre Höhe verringern, dass die Unterseite des Bauelementchips gerade eben auf der planen Oberfläche des Stützrahmens zum Aufliegen kommt. Dies hat zur Folge, dass über die Bumps und den Stützrahmen nur minimale mechanische Zugkräfte auf die entsprechenden Metallisierungen auf den Bauelementchip einwirken, einwirken, da die thermischen Ausdehnungskoeffizienten von Bumps und Lotrahmen sehr gut gematcht sind.
Durch die planen Oberflächen von Stützrahmen und Bauelementchip wird ein Verkanten durch unebenes Aufeinanderliegen vermieden. Dies ist besonders vorteilhaft, wenn die Bauelement- strukturen und damit das Bauelement selbst empfindlich gegen mechanische Belastungen ist, wie sie zum Beispiel später beim Umspritzen der Bauelemente mit einer Kunststoffumhüllung auftreten können. Mit dem vorgeschlagenen Bauelement können also empfindliche Bauelementstrukturen spannungsfrei und dicht gegen Umgebungseinflüsse eingeschlossen und durch weitere Maßnahmen auch hermetisch verkapselt werden.
Der Bauelementchip kann vorteilhaft ein MEMS-Bauelement (mikro-elektro-mechanisches System) sein, welches elektrische und mechanische Funktionen miteinander verbindet. Die mikro- elektro-mechanischen Funktionen können die von Sensoren, Aktoren, Schaltern oder elektroakustischen Bauelementen und insbesondere mit akustischen Wellen arbeitenden Bauelementen sein. Diese Bauelemente sind zumeist miniaturisiert, so dass bereits kleinste Kräfte ausreichen, die Funktion zu stören oder die Eigenschaften des MEMS-Bauelements unzulässig zu verändern. Prinzipiell ist es jedoch auch möglich, ein beliebiges elektrisches Bauelement, welches auf seiner Oberfläche zu schützende Bauelementstrukturen aufweist, in erfindungsgemäßer Weise auszuführen.
Das Trägersubstrat weist eine integrierte elektrische Verdrahtung auf. Dazu ist es vorzugsweise mehrlagig ausgebildet, wobei auf zwischen und unter einzelnen Lagen eines mechanisch stabilen und elektrisch isolierenden Materials strukturierte Metallisierungsebenen vorgesehen sind, die eine entsprechende Verdrahtung realisieren. Die einzelnen Metallisierungsebenen sind über vorzugsweise gegeneinander versetzte Durchkontakt- ierungen miteinander verbunden, so dass ein elektrischer Kontakt für auf der Oberfläche des Trägersubstrats aufgebrachte metallische Anschlussflächen und auf der Unterseite des Trägersubstrats angeordnete Außenkontakte hergestellt ist. Als mechanisch stabiles Material ist ein insbesondere hochgefülltes Kunststoffmaterial mit geringer Wasseraufnahme, geringer Gaspermeabilität und einem anpassbaren thermischen Ausdehnungskoeffizienten (z.B. LCP (Liquid Crystal Polymer) oder eine Keramik, wie insbesondere eine HTCC (High
Temperature Cofired Ceramic) oder eine LTCC (Low Temperature Cofired Ceramic) geeignet.
Die Anschlussmetallisierungen auf der Oberseite des Träger- Substrats weisen eine löt- oder bondbare Oberfläche auf, insbesondere eine UBM-Metallisierung (Under Bump Metalization) . Entsprechende Metallisierungen sind auch auf dem Bauelementchip vorgesehen. Die Bumps zur Verbindung von Bauelementchip und Trägersubstrat sind vorzugsweise Lotbumps, Studbumps oder mit Lot beschichtete Metalle z.B. mit Lot beschichtete Cu- Pillars .
Der Bauelementchip ist in Abhängigkeit vom Bauelement aus einem keramischen, halbleitenden oder anderen kristallinen Ma- terial wie z.B. einem piezoelektrischen Kristall ausgebildet.
Der Stützrahmen ist vorzugsweise auf dem Trägersubstrat erzeugt und insbesondere aus einem Kunststoffmaterial oder aus Metall ausgebildet. Vorzugsweise ist der Ausdehnungskoeffizi- ent des den Stützrahmen bildenden Materials demjenigen der Bumps angepasst. Auf diese Weise ist garantiert, dass das fertige Bauelement auch bei thermischer Wechselbelastung keinen zusätzlichen mechanischen Stress in Bumprichtung erzeugt. Der Stützrahmen kann auf einem keramischen Trägersubstrat durch Siebdruck vor dem Sintern aufgebracht oder auch in anderen Verfahren nach dem Sintern des Trägersubstrat oder aber zum Teil vor dem Sintern und der restliche Teil nach dem Sintern, z.B. stromlos oder galvanisch.
Die Bauelementstrukturen können je nach Bauelementtyp mecha- nisch bewegliche Strukturen oder im Falle von mit akustischen Wellen arbeitenden Bauelementen auch Metallisierungen sein, mit deren Hilfe akustische Wellen erzeugt, reflektiert oder in elektrische Signale zurückverwandelt werden.
Zur weiteren Abdichtung des Bauelements kann der Fugenbereich zwischen der Unterkante des Bauelementchips und dem Stütz¬ rahmen mit einer Folie abgedichtet sein. Diese Folie ist ins¬ besondere eine auflaminierbare thermoplastische (z.B. LCP- (Liquid Crystal Polymer) Folie) oder eine duroplastische im B-Zustand, die vorzugsweise weich ist und einen niedrigen E- Modul aufweist. Eine solche Folie kann als Unterlage für weitere Abdeckschichten dienen und dadurch auf den Bauelementchip einwirkende Kräfte (z.B. Thermozyklen) aufnehmen, abpuffern oder verteilen. Darüber hinaus schützt sie den Hohlraum bei Folgeprozessen z.B. beim stromlosen oder galvanischen Aufbringen von Abschirmungen (Shieldings) . Die Folie kann ein- oder mehrlagig sein, wobei gleiche oder unterschiedliche Teilfolien miteinander verbunden oder übereinander auflaminiert werden können.
In einer vorteilhaften Ausgestaltung besteht der Stützrahmen im Wesentlichen aus einem Metall, dessen thermischer Ausdehnungskoeffizient an die üblicherweise aus Lotmetall bestehenden Bumps oder das Metall der Studbumps angepasst ist. Für diese Zwecke gut geeignet sind Kupfer, Nickel, Silber oder Gold, welche sich darüber hinaus einfach strukturiert galvanisch abscheiden lassen. Der Stützrahmen kann auch aus mehreren Lagen verschiedener Materialien zusammensetzt sein, wobei dann der über alle Lagen gemittelte thermische Ausdehnungskoeffizient möglichst gut mit dem der Bumps gematcht ist.
In einer Ausgestaltung ist der Fugenbereich zwischen Unter- kante des Bauelementchips und dem Stützrahmen mit einer
Metallschicht abgedichtet, die einen Metallverschluss für die Fuge ausbildet. Dementsprechend schließt die Metallschicht zumindest mit dem Bauelementchips und dem Stützrahmen ab. Die Metallschicht kann nur im Fugenbereich oder alternativ auch über größere Teile des Bauelements, also auch auf die Rückseite des Bauelementchips, den Rahmen oder die Oberfläche des Trägersubstrats aufgebracht sein.
Vorteilhaft ist es, unterhalb der Metallschicht eine metal- lische Schicht als Benetzungsschicht vorzusehen, die bei
Behandlung mit einem aufgeschmolzenen Metall dieses benetzen kann. Dadurch gelingt es, den Metallverschluss einfach zu erzeugen und dabei die Metallschicht gleichzeitig selektiv über der Benetzungsschicht aufzubringen. Dies ist dann vorteilhaft, wenn die Metallschicht auf den Fugenbereich begrenzt werden soll, um beispielsweise auf der Rückseite des Bauelementchips nicht zu störenden kapazitiven Kopplungen mit Bauelementelektroden zu führen.
Ein mit einer Laminatfolie abgedeckter Bauelementchip, der bereits eine gewisse Abdichtung des Fugenbereichs aufweist, kann zusätzlich mit einer Rückseitenmetallisierung verstärkt werden. Während die Laminatfolie noch eine gewisse Durchlässigkeit für Gase und insbesondere Wasserdampf aufweist, kann mit einer geschlossenen Rückseitenmetallisierung ein hermetisch abgeschlossenes, elektrisch geschirmtes Bauelement erhalten werden. Vorteilhaft ist es, wenn die Rückseitenmetallisierung eine direkte Verbindung mit einem metallischen Stützrahmen und/oder mit der Oberfläche des Trägersubstrats aufweist. Dazu kann es erforderlich sein, die Laminatfolie vor der Erzeugung der Rückseitenmetallisierung zu struktur¬ ieren und zumindest in einem rahmenförmig um den Bauelement- chip gezogenen Bereich zu entfernen.
Die Rückseitenmetallisierung kann zweistufig aufgebracht werden, indem zunächst eine dünne Grundmetallisierung in einem Dünnschichtverfahren oder durch Behandlung mit einer Keime erzeugenden z.B. Palladiumchlorid enthaltenden Lösung erzeugt wird. Anschließend kann diese Grundmetallisierung stromlos und/oder galvanisch verstärkt werden. Gut geeignet ist es beispielsweise, eine Titan oder eine Titan/Kupferschicht aufzusputtern und diese galvanisch mit Kupfer zu verstärken.
Ein direktes Strukturieren der Laminatfolie gelingt beispielsweise durch Ablation mit einem Laser. Möglich ist es jedoch auch, die Laminatfolie fotolithographisch mit einer Maskenschicht zu versehen und die Laminatfolie in den abzulösenden Bereichen mit einem Lösungsmittel oder in einem Trockenätzverfahren, beispielsweise mit sauerstoffhaltigem Plasma zu entfernen oder aber eine direkt fotostrukturierbare Laminatfolie zu verwenden.
Ein Stützrahmen ist als Abstandshalter und zur Abstützung des Bauelementchips über dem Trägersubstrat für miniaturisierte Bauelemente ausreichend. Bei größeren oder mechanisch besonders empfindlichen und z.B. besonders dünnen Bauelementchips kann ein großer Abstand zwischen zwei Auflagepunkten zu einem Durchbiegen des Bauelementchips und dadurch ebenfalls zu einer stressbedingten Beeinträchtigung der Bauelementfunktion führen. Es ist daher vorteilhaft, zwischen Bauelementchip und Trägersubstrat weitere Stützelemente vorzusehen, die zusammen mit dem Rahmen strukturiert werden und zusätzliche Auflagepunkte für den Bauelementchip mit verringerten Abständen untereinander schaffen und eine sichere und spannungsarme Auflage ermöglichen.
Es ist vorteilhaft, diese zusätzlichen Stützelemente innerhalb des Stützrahmens an solchen Stellen auf dem Bauelement¬ chip abzustützen, an dem keine Bauelementstrukturen vorge- sehen sind. Möglich ist es jedoch auch, mit Hilfe dieser zusätzlichen Stützelemente zusätzliche Kontaktierungen zwischen Kontaktflächen auf dem Bauelementchip und Anschlussflächen auf dem Trägersubstrat herzustellen. Zur Herstellung des Kontaktes zwischen Stützelement und Kontaktfläche kann der Auflagedruck ausreichend sein. Vorteilhaft ist es jedoch, Stützelement und Kontaktfläche zu bonden, beispielsweise mittels eines Thermokompressionsverfahrens, oder diese zu verlöten. Gute Bondbarkeit weisen z.B. Stützelemente aus Cu zu Au oder Cu/Au/Sn Oberflächen auf. Zur Lötbarkeit der Stützelemente können diese mit einer dünnen Lotschicht versehen sein.
Gleiches gilt für den Rahmen, der mit oder ohne elektrischen Kontakt ebenfalls auf entsprechende Metallisierungen auf dem Bauelementchip aufgebondet werden kann. Dies erhöht die
Stabilität des Bauelements gegenüber mechanischen Belastungen und ergibt ein weiteres Miniaturisierungspotential durch Reduktion der Anzahl der Bumps, da die Massebumps durch den Rahmen substituiert werden.
Auf ein Bauelement, das zumindest im Fugenbereich oder ganzflächig mit einer Laminatfolie und/oder einem Metallver- schluss und/oder einer Rückseitenmetallisierung abgedeckt ist, kann zur Verbesserung des mechanischen Schutzes noch eine Glob Top-Abdeckung aufgebracht werden. Dazu kann eine Abdeckfolie auflaminiert werden, die ausreichend dick und ausreichend gut verformbar ist, um dabei eine Planarisierung Glob Top-Oberseite zu ermöglichen. Nach dem Auflaminieren weist die Abdeckfolie eine Gesamthöhe über dem Trägersubstrat auf, die höher ist als die Höhe der Rückseite des Bauelementchips über dem Trägersubstrat. Vorteilhaft ist die Abdeckfolie bzw. die damit erzeugte Glob Top-Abdeckung in ihrem E- Modul, ihrem thermischen Ausdehnungskoeffizienten und der Glasübergangstemperatur so auszuwählen, dass sich beim Einlöten des Bauelements und bei Thermozyklen ein minimaler mechanischer Stress ergibt.
Möglich ist es, die Oberfläche der auflaminierten Abdeckfolie mittels eines Schleif- oder Fräsverfahrens weiter zu glätten oder eine bestimmte Gesamtdicke einzustellen.
Im Folgenden werden geeignete Verfahren zur Herstellung des Bauelements erläutert.
Es kann von einem großflächigem Trägersubstrat, insbesondere einem Panel oder einem Trägerwafer ausgegangen werden, die jeweils eine Vielzahl von Einbauplätzen für Bauelementchips aufweisen. Jeder Einbauplatz weist zumindest metallische
Anschlussflächen zur elektrischen Kontaktierung des Bauelementchips auf. Auf diesem Trägerwafer werden nun zunächst die Rahmenstrukturen in einer den Einbauplätzen entsprechenden Anzahl erzeugt und vorteilhaft so strukturiert, dass zumin- dest die einem Einbauplatz zugeordneten metallischen
Anschlussflächen vom Stützrahmen eingeschlossen werden. Zusammen mit dem Stützrahmen können Stützelemente erzeugt werden . Werden Stützrahmen und Stützelemente galvanisch mittels einer gemeinsamen Resistmaske erzeugt, so kann der anschließende Planarisierungsprozess von Stützrahmen und Stützelementen erfolgen, bevor die Resistmaske wieder entfernt ist. Dadurch können Stützrahmen und Stützelemente mechanisch gegenüber dem verwendeten Press-, Schleif- oder Fräsverfahren stabilisiert werden. Der Planarisierungsprozess gleicht nicht nur Unter¬ schiede in der Rahmenhöhe aus, die sich aus den Toleranzen der Herstellungsprozesse ergeben, sondern auch solche die sich aus der Topologie des Trägerwafers ergeben.
Im nächsten Schritt werden die Bumps auf dem Bauelementchip erzeugt. Dies kann vorteilhaft mittels Aufdruckens einer Lotpaste im Siebdruckverfahren erfolgen. Mit diesem Verfahren ist die Bumphöhe gut einstellbar, da diese im Wesentlichen durch die kontrollierbare Größe der UBM und die Menge der aufgebrachten Lotpaste bestimmt ist.
Möglich sind jedoch auch andere Verfahren zur Erzeugung der Bumps .
Die Bumps werden bevorzugt auf dem Bauelementchip BC erzeugt. Ausnahme sind die bereits genannten Pillars, die zusammen mit der Rahmenstruktur im gleichen Prozess und aus dem gleichen Material auf dem Trägersubstrat erzeugt werden können. Bereits bei der Herstellung können die Pillars und gegebenenfalls auch die Rahmenstruktur mit einer relativ zur Höhe der Pillars dünnen Lotschicht von typischerweise z.B. 5μm Dicke versehen werden
Anschließend wird der Bauelementchip auf das Trägersubstrat aufgesetzt und mit diesem in einem geeigneten Verfahren über die Bumps verbunden. Werden Lotbumps eingesetzt, ist ein Reflow-Verfahen geeignet. Dabei kollabiert der Lotbump und ändert seine Querschnittsform, wobei sich insbesondere seine Höhe reduziert. Durch die Adhäsionskräfte auf der benetzenden UBM führt dies dazu, dass der Bauelementchip nach unten gezogen wird. Da die Höhe der (kollabierten) Bumps an die Höhe des Stützrahmens und der Stützelemente angepasst ist, führt dies zu einem Aufsetzen des Bauelementchips auf dem Stützrahmen und den Stützelementen. Auch die Pillars werden verlötet. Bei den Studbumps kann ein Thermokompressions- verfahren eingesetzt werden, welches ebenfalls zu einer Deformation der Bumps führt, wobei diese in der Höhe reduziert werden.
Im nächsten Schritt erfolgt die Abdichtung des Bauelements im Fugenbereich zwischen Bauelementchip und Stützrahmen, in dem entweder eine dünne Laminatfolie auflaminiert wird, ein Metallverschluss erzeugt wird oder direkt eine dicke Abdeckfolie zur Erzeugung eines Glob Tops auflaminiert wird. Die Abdichtung mittels dünner Laminatfolie kann noch mit einer Rückseitenmetallisierung ergänzt und alle Abdichtverfahren zusätzlich noch mit einer aufgebrachten dicken Abdeckschicht kombiniert werden.
Die bevorzugte Herstellung des metallischen Verschlusses erfolgt mit geschmolzenem Metall im Tauchverfahren oder in einer stehenden Welle. Die Menge bzw. die Dicke des Metalls kann dabei über Gasdüsen mittels Luft oder N2 kontrolliert werden (Hot Air Leveling) . Die dazu erforderliche beziehungs- weise vorteilhafte Benetzungsschicht kann in strukturierter Form auf entsprechenden Oberflächenbereichen eines oder mehrerer Elemente, ausgewählt aus Bauelementchip, Trägerwafer und Stützrahmen aufgebracht sein oder ganzflächig nach dem Aufbonden des Bauelementchips auf die Anordnung aufgebracht werden. Dabei können einzelne Bereiche der Oberfläche durch einen Schutzfilm von der Beschichtung mit der Benetz- ungsschicht ausgenommen werden. Der Schutzfilm kann selektiv aufgedruckt werden, z.B. mit einem Ink-Jet-Verfahren.
Die äußeren Bauelementchipkanten können selektiv mit einer Benetzungsschicht versehen werden. Dies kann vorteilhaft in der Verfahrensstufe erfolgen, bei der die Bauelementchips vereinzelt werden. Die Vereinzelung kann mit dem so genannten DBG-Verfahren (Dicing Before Grinding) erfolgen, bei dem zunächst auf der die Bauelementstrukturen tragenden Oberfläche des Bauelementwafers entlang der vorgesehenen Trennlinien Einschnitte erzeugt werden. Um die Oberfläche des Bauelementwafers dabei (z.B. vor Absplitterungen) zu schützen, ist sie mit einem als Schutzfilm dienenden, aufgeklebten Tape abgedeckt. Nach dem Erzeugen der Einschnitte sind darin die Seitenkanten der einzelnen Bauelementchips freigelegt, und so einer Metallisierung zur Herstellung einer Benetzungsschicht, beispielsweise einer Schichtkombination Titan/Kupfer/Gold zugänglich, die z.B. aufgesputtert werden kann.
Anschließend wird der Bauelementwafer von der Rückseite her so weit abgeschliffen, bis die Einschnitte von dieser Seite her vollständig geöffnet sind, womit auch die Bauelementchips vereinzelt sind. Alternativ können auch vor dem Entfernen des Grinding Tapes der Vorderseite (zum Schutz der Bauelementstrukturen) selektiv die Bauelementchipkanten mit einer Benetzungsschicht versehen werden, indem durch pyroelektrisch erzeugte Ladungen nur auf der Rückseite das Aufbringen der Benetzungsschicht in einem gegen den Ladungszustand der Ober- flächen empfindlichen Aktivierungs- bzw. Metallisierungsbad vermieden wird.
Vorteil dieses Verfahrens über pyroelektrisch erzeugte Ladungen ist, dass es auch auf bebumpte Chips anwendbar ist, die nach dem DBG-Prozess (Dicing before Grinding) ja Face Down im Kleberbett einer Montagefolie stecken und damit gegenüber nasschemischen Prozessen abgedichtet sind. Für Wafer, welche nur gesägt werden, funktioniert der oben geschilderte Prozess ebenfalls, wenn die Wafer nach dem Sägen umgemountet werden.
Benetzungsschichten auf Oberflächen von Trägerwafer und Bauelementchip können direkt aufgebracht werden, beispiels- weise mittels Dünnschichtverfahren über entsprechende Masken oder direkt mittels Siebdruck.
Im Folgenden wird die Erfindung anhand von Ausführungsbeispielen und der dazugehörigen Figuren näher erläutert. Die Figuren dienen allein der Veranschaulichung der Erfindung und sind daher nur schematisch und nicht maßstabsgetreu ausgeführt. Den Figuren lassen sich daher weder tatsächliche noch relative Maßangaben entnehmen.
Figur 1 zeigt anhand schematischer Querschnitte die
Herstellung von Stützrahmen und Stützstrukturen auf einem Trägerwafer,
Figur 2 zeigt einen Trägerwafer mit darauf aufgebrachten Stützstrukturen in der Draufsicht,
Figur 3 zeigt einen Trägerwafer im schematischen Querschnitt nach dem Aufbringen von Bumps, Figur 4 zeigt den Trägerwafer nach dem Aufbonden eines Bauelementchips ,
Figur 5 zeigt im schematischen Querschnitt verschiedene relative Anordnungen von Bauelementchip-Kanten und Rahmenstrukturen,
Figur 6 zeigt ein mit einer Abdeckfolie abgedichtetes Bauelement,
Figur 7 zeigt ein mit einer Laminatfolie und einer Abdeckfolie abgedichtetes Bauelement,
Figur 8 zeigt zwei verschiedene Möglichkeiten der hermetischen Abdichtung eines Bauelements mit einer Laminatfolie und einer Rückseitenmetallisierung,
Figur 9 zeigt verschiedene Möglichkeiten eines Metallverschlusses,
Figur 10 zeigt ein Prozessablaufdiagramm für die Herstellung eines Stützrahmens,
Figur 11 zeigt ein Prozessablaufdiagramm für das Aufbringen eines Laminats,
Figur 12 zeigt ein Prozessablaufdiagramm für das Herstellen einer Abdichtung mittels Laminatfolie und Rückseitenmetallisierung.
Figur 1 zeigt im schematischen Querschnitt verschiedene Verfahrensstufen zur Herstellung des Stützrahmens SR und zusätz- licher Stützelemente SE auf einem Trägersubstrat. Ausgegangen wird von einem Trägerwafer oder Panel, im Folgenden nur als Trägerwafer TW bezeichnet, das vorzugsweise mehrschichtig aufgebaut ist und in den eine Verdrahtung integriert ist. (In der Figur nicht dargestellt) . Ebenfalls nicht dargestellt sind Anschlussflächen auf der Oberseite und Außenkontakte auf der Unterseite des Trägerwafers TW.
Im ersten Schritt wird der Trägerwafer TW, der UBM Strukturen trägt und, wenn er aus HTCC oder LTCC besteht, linear und nichtlinear verzogen ist, bezüglich der UBM-Positionen mit hoher Genauigkeit vermessen. Anschließend wird auf die Oberfläche eine metallische Wachstumsschicht WS aufgebracht, beispielsweise stromlos oder in einem PVD-Verfahren. Über diese Wachstumsschicht wird ein galvanostabiler Resist GR aufgebracht und entsprechend der gewünschten Struktur des Stützrahmens und der Stützelemente strukturiert, z.B. mittels Laserlithographie. Bei nicht verzogenen Trägerwafern kann auch über eine Maske belichtet werden. Figur IA zeigt die Anordnung nach der Strukturierung des Galvanikresists GR.
In den Vertiefungen des Galvanikresists, in denen die Wachstumsschicht WS freiliegt, wird dann beispielsweise durch Abscheidung von Kupfer die Verstärkungsschicht VS erzeugt (siehe Figur IB) .
Figur IC zeigt die Anordnung nach der Durchführung eines Planarisierungsverfahrens, bei dem die Oberflächen des Galvanikresists GR und der Verstärkungsschicht VS soweit abgetragen werden, bis eine insgesamt plane Oberfläche erzeugt ist. Anschließend wird der Galvanikresist GR entfernt und die darunter liegenden Reste der Wachstumsschicht WS weggeätzt. Figur ID zeigt die Anordnung mit den so erzeugten Stützrahmen SR und Stützelementen SE.
Figur 2 zeigt in der Draufsicht eine mögliche Anordnung von Stützrahmen SR und Stützelementen SE auf einem Trägerwafer TW. Zwischen verschiedenen Einbauplätzen EP für einzelne Bauelemente sind die Trennlinien TL durch gestrichelte Linien angedeutet. Jeder Stützrahmen umschließt metallische An¬ schlussflächen AFL für die spätere Bauelementkontaktierung sowie gegebenenfalls zusammen mit dem Stützrahmen struk¬ turierte Stützelemente SE. Die zweidimensionale Form des Stützrahmens in der Darstellung folgt vorzugsweise den Abmessungen des darauf aufzubringenden Bauelementchips und ist zumindest so bemessen, dass der Bauelementchip rundum aufliegen kann, wobei die Bauelementchipkante bündig mit der Außenkante des Stützrahmens abschließen kann, oder wobei entweder Bauelementchip oder Stützrahmen überstehen können.
Ein metallischer Stützrahmen und parallel erzeugte Stützele- mente können auch durch Aufbringen von metallhaltiger Masse im Ink-Jet Verfahren hergestellt werden.
Die Bumps können zusammen mit dem Stützrahmen bzw. mit den Stützelementen auf dem Trägerwafer als Metall-Pillars erzeugt werden. Sie können aber auch, wie oben dargestellt, im Fall von Lotbumps oder Studbumps auf dem gegenüberliegenden Bauelementchip auf Waferbasis erzeugt werden. Dies kann insbesondere durch Aufdrucken einer Lotpaste erfolgen. Für eine geringe Anzahl von Bumps kann auch die Verwendung von Studbumps vorteilhaft bzw. kostengünstig sein. Figur 3 zeigt die Anordnung mit hier auf dem Trägerwafer TW aufgedruckten Bump-Vorstufen. Sie überragen in der Höhe den Stützrahmen und die gegebenenfalls vorhandenen Stützelemente, so dass darauf ein Bauelementchip BC darauf aufgesetzt und verlötet werden kann. Figur 4 zeigt den aufgesetzten Bauelementchip nach dem Verlöten .
Das Lot ist entweder auf den Cu-Pillars des Trägerwafers TW oder aber auf den SAC-Bumps des Bauelementechips BC. Bei Studbumps aus Au wird im Thermosonic-Verfahren ohne Lot ver¬ bunden. Im Fall von SAC-Bumps kollabieren die Bumps beim Verlöten durch Benetzung der UBM-Oberflachen auf dem Träger- wafer, wobei der Bauelementchip BC auf dem Stützrahmen SR und den Stützelementen SE aufsetzt.
Das Volumen und die Höhe der Bumps BU ist bei deren Herstellung auch auf dem Bauelementchip so bemessen, dass sich bei der Kollabierung oder der Deformation der Bumps BU auch ohne die als Abstandshalter wirkenden Stützrahmen und Stützelemente eine entsprechende Höhe einstellen würde, die gleich der der Stützelemente ist oder nur geringfügig darunter liegt. Dies garantiert, dass die durch die Bumps hergestellte Verbindung weitgehend frei von Zugkräften ist, die sich in Form von Verspannungen auf dem Bauelementchip und damit negativ auf dessen Bauelementfunktionen auswirken könnten. Bei nicht-kollabierenden Bumps kann der Bauelementchip bereits vor dem Bonden auf dem Stützrahmen aufsitzen.
Figur 5 zeigt im schematischen Querschnitt verschiedene Möglichkeiten, wie der Bauelementchip auf dem Stützrahmen aufliegen kann. Gemäß Figur 5A kann die Kante des Bauelementchips BC mittig auf dem Stützrahmen aufliegen. Als Toleranz- wert sowohl für die Positionierung des Stützrahmens als auch die Positionierung des Bauelementchips auf dem Stützrahmen verbleibt daher nahezu die gesamte Breite des Stützrahmens. Figur 5B zeigt eine Variante, bei der der Stützrahmen bis zur Trennlinie TL reicht, die die spätere Bauelementkante darstellt. Diese Ausführung erfordert ein Vereinzeln der Bauelemente mittels eines durch den Stützrahmen geführten Schnitts, wobei gleichzeitig ein umlaufender Streifen metallischer Fläche an den Sägekanten der Stützrahmen entsteht.
Figur 5C zeigt einen Bauelementchip, dessen Kante über den Stützrahmen SR übersteht. Figur 5D zeigt einen Grenzfall, bei der Außenkante des Stützrahmens und Außenkante des Bauelementchips bündig abschließen. Dies ist jedoch ein Idealfall, der in der Praxis aufgrund einzuhaltender Toleranzen weder angestrebt noch eingehalten wird. In der Regel wird eine solche Anordnung gewählt, die ein minimales Bauelementvolumen beziehungsweise eine minimale Bauelementfläche zur Folge hat. Ausführungen nach Figur 5A und 5B sind bevorzugt, wenn auf der Unterseite des Bauelementchips nur wenig Auflagefläche zur Verfügung steht, die frei von Bauelementstrukturen ist. Ausführungen nach Figuren 5C und 5D sind bezüglich der Grundfläche der Einbauplätze optimiert.
Figur 6 zeigt eine Möglichkeit, das Bauelement im Fugenbereich zwischen Bauelementchip BC und Stützrahmen SR abzudichten. Dies kann, wie in Figur 6 dargestellt, durch Auf- bringen einer Abdeckfolie AF erfolgen. Diese ist relativ dick und umfasst ein Polymer im B-Zustand, so dass sie sich thermisch verformen und anschließend härten lässt. Beim Auf- laminieren, wird die Abdeckfolie AF zum Beispiel unter Erwärmen und Druck so auf die Oberfläche aufgebracht, dass sie deren Topographie dicht folgt, ohne dass Hohlräume beim Auflaminieren zwischen Abdeckfolie AF und Trägerwafer TW beziehungsweise Rahmenstruktur RS und Bauelementchip BC verbleiben. Gleichzeitig wird eine planarisierte Oberfläche erhalten. Durch die Gesamthöhe der auflaminierten Abdeckfolie über dem Bauelementchip ist gewährleistet, dass der Bauelementchip von der Abdeckfolie ebenso abgedeckt ist, wie dessen Fugenbereich zur Rahmenstruktur.
In einer Variante dieses Verfahrens, kann unter der Abdeckfolie AF eine Laminatfolie LF aufgebracht werden, die insbesondere aus einem weichen thermoplastischen Material besteht. Eine solch dünne Folie lässt sich einfacher und mit geringerem Anpressdruck auflaminieren als die relativ dicke Abdeckfolie. Ihr geringer E-Modul hat zudem zur Folge, dass der Bauelementchip selbst optimal gegen Kräfte geschützt ist, die sich beim Einlöten desselben, bei Thermozyklen oder erst im Second Level im ummoldeten (mit einer Moldverkapselung versehenen) Modul auf den Bauelementchip BC auswirken könnten, da sie gewissermaßen einen Puffer darstellt und außerdem einwirkende Kräfte besser aufnehmen und verteilen kann. Laminatfolie LF und Abdeckfolie AF können in getrennten oder im gleichen Schritt auflaminiert werden. Figur 7 zeigt ausschnittsweise ein derart abgedichtetes Bauelement im schematischen Querschnitt.
Figur 8 zeigt eine weitere Möglichkeit der Abdichtung, bei der im ersten Schritt ähnlich wie in der Ausführung nach Figur 7 eine Laminatfolie LF aufgebracht wird. Nach dem Aufbringen kann die Laminatfolie LF strukturiert werden, wobei zumindest der Fugenbereich zwischen Rahmenstruktur und Bauelementchip von der Laminatfolie bedeckt bleibt. Durch das Strukturieren kann im Bereich eines umlaufenden Dichtrandes darunter liegendes festes Material, insbesondere der Rahmenstruktur und/oder ein Teil der Oberfläche des Trägerwafers freigelegt werden. Im nächsten Schritt wird über der Laminatfolie LF eine Rückseitenmetallisierung RM erzeugt, beispiels- weise ähnlich wie in Figur 1 für den Stützrahmen gezeigt in einem zweistufigen Verfahren mittels einer in Dünnschichtverfahren aufgebrachten Grundmetallisierung, die anschließend galvanisch verstärkt werden kann. Die Grundschicht kann beispielsweise titanhaltig sein, die galvanische Verstärkung kann Kupfer umfassen.
Figur 8A zeigt eine Ausführung der Strukturierung von Laminatfolie LF und Rückseitenmetallisierung RM, bei der sowohl die Kanten der Laminatfolie als auch der Rückseitenmetallisierung beide auf der Oberfläche des Stützrahmens SR abschließen. Figur 8B zeigt eine Variante, bei der die Laminatfolie in einem rahmenförmigen Dichtungsbereich über der nun freiliegenden Oberfläche des Stützrahmens entfernt ist, so dass der Stützrahmen von der Rückseitenmetallisierung RM kontaktiert werden kann.
In allen Fällen ergibt sich über die Metall-Metallverbindung zwischen Rückseitenmetallisierung und Stützrahmen SR eine besonders dichte Verbindung, insbesondere gegenüber Feuchtediffusion. Über die spannungsfrei aufliegende Rückseitenmetallisierung wird die mechanische Stabilität des gesamten Bauelements erhöht. Dies ist vorteilhaft, wenn das Bauelement später in einem sogenannten Transfer-Mold-Prozess zur wei- teren Verpackung und Verkapselung mit einer Kunststoffmasse umspritzt wird. Zusätzlich dient die Rückseitenmetallisierung zur elektromagnetischen Abschirmung des Bauelements.
Figur 9 zeigt verschiedene Möglichkeiten, wie der Fugen- bereich mit einem metallischen Verschluss MV verschlossen werden kann. Dazu wird zumindest im Fugenbereich zwischen Stützrahmen und im Bereich der Bauelementchipkante eine geeignete Benetzungsschicht BS angeordnet. Diese kann nach dem Auflöten des Bauelementchips aufgebracht und beispielsweise aufgesputtert oder aufgedampft werden. Weiterhin ist es möglich, die Benetzungsschicht vor dem Aufsetzen des Bauelementchips sowohl auf dem Bauelementchip selbst als auch auf der Oberfläche des Stützrahmens aufzubringen. Eine
Benetzungsschicht kann auch auf der Oberfläche des Träger- wafers vorgesehen sein. Figur 9A zeigt eine mögliche Ausformung des Metallverschlusses MV im schematischen Querschnitt. Zumindest auf Teilen der Oberfläche des Bauelement- chips, auf dessen Kante sowie auf der Oberfläche des Stützrahmens ist eine Benetzungsschicht BS vorgesehen. Darauf wird geschmolzenes Metall abgeschieden und erkalten lassen, wobei der Metallverschluss MV an den Stellen auf dem Bauelement haftet, an dem Benetzungsschicht vorhanden ist. Die in Figur 9A dargestellte Ausführung schließt nicht aus, dass die Benetzungsschicht ganzflächig auf Bauelementchip und auch auf Trägerwafer aufliegt. Möglich ist es auch, dass der Stützrahmen vollständig von einer Benetzungsschicht überzogen ist.
Figur 9B zeigt eine Anordnung, bei der die Bauelementchipkante den Stützrahmen überragt. Die Benetzungsschicht ist daher nur an der Unterseite des überstehenden Bauelementchips, an der Außenseite des Stützrahmens sowie an einen Oberflächenbereich des Trägerwafers unterhalb der über- stehenden Bauelementchipkante erforderlich. In dieser Ausführung ist es vorteilhaft, die Benetzungsschicht vor dem Auflöten des Bauelementchips gegebenenfalls strukturiert sowohl auf dem Trägerwafer TW als auch auf der Unterseite des Bauelementchips BC zu erzeugen.
Figur 9C zeigt ähnliche Ausgestaltung, bei der die Benetzungsschicht allerdings nur auf der Unterseite des Bauelementchips im überstehenden Bereich sowie auf der (Gesamt-) Oberfläche des Stützrahmens aufgebracht ist. Auch mit dieser minimierten Ausführungsform wird der Fugenbereich optimal abgedichtet .
Figur 9D zeigt eine Ausführung, bei der die Kante des Bauelementchips BC bündig oder annähernd bündig mit der Außenkante des Stützrahmens SR abschließt. Beide Außenkanten sind daher mit einer Benetzungsschicht BS versehen, auf die anschließend der Metallverschluss mit einem der genannten Verfahren aufgebracht ist.
Bei Abdichtung mit einem Metallverschluss MV kann das aufzubringende geschmolzene Metall so ausgewählt werden, dass es einen niedrigeren Schmelzpunkt als die Bumpverbindung aufweist. Damit wird beim Herstellen des Metallverschlusses ein Aufschmelzen der Bumps vermieden. Durch entsprechende Auswahl der Benetzungsschicht auf Rahmen, Bauelementchip und/oder Trägerwafer lässt sich durch Umschmelzen mit dem Metallverschluss eine höherschmelzende Legierung erhalten, die beim späteren Verlöten des Bauelements nicht flüssig wird. Dazu ist beispielsweise ein Metallverschluss geeignet, der Zinn umfasst, welches in Kontakt mit der Ti/Cu/Au- Benetzungsschicht eine entsprechende Legierung ausbildet. Darüber hinaus können sämtliche beispielsweise in Figur 9 dargestellte Ausführungsformen des Metallverschlusses MV durch eine zusätzliche über den Metallverschluss abgeschiedene Nickelschicht abgedeckt werden. Diese verhindert ebenfalls ein partielles Aufschmelzen des Metallverschlusses beim Löten und stabilisiert das Bauelement weiterhin auf mechanischem Wege. Diese Nickelschicht hat darüber hinaus den Vorteil, dass sie sich in einfacher Weise als Kontrastschicht für ein Laserbeschriftungsverfahren eignet. Figur 9E zeigt eine weitere Verfahrensvariante, bei der Bump- höhe so bemessen ist, dass beim Anlöten ein kleiner Spalt zwischen Bauelementchip und Rahmenstruktur verbleibt. Im Bereich der Rahmenstruktur ist auf der Unterseite des Bauele- mentchips eine umlaufende rahmenförmige Benetzungsschicht aufgebracht. Eine weitere Benetzungsschicht findet sich auf der Oberfläche der Rahmenstruktur und ist beispielsweise nach deren Planarisierung aufgebracht, z.B. stromlos als typischerweise 0,1 μm dicke Au-Schicht. Der nach dem Auflöten des Bauelementchips verbleibende Spalt kann mit dem Metallver- schluss gefüllt werden. Die Kapillardepression im Spalt verhindert ein Eindringen des flüssigen Metalls in den Hohlraum unter dem Bauelementchip.
Figur 9F zeigt eine weitere Verfahrensvariante, bei der neben dem Stützrahmen SR auf dem Trägerwafer TW auch auf dem Bauelementchip BC eine umlaufende Rahmenstruktur RS aufgebracht ist. Diese kann in wesentlich feiner als der Stützrahmen strukturiert sein und z.B. von typischerweise je 5 μm Breite und Höhe aufweisen. Sie kann aus dem gleichen Material bestehen und ist zumindest zum Teil mit Lot benetzbar. Der Stützrahmen SR auf dem Trägerwafer TW weist eine typische Höhe und Breite von je 50 μm auf. Beide Rahmen können miteinander verlötet sein. Die Fuge beim Aufbonden entsteht dann zwischen Stützrahmen SR und Rahmenstruktur RS und wird mit einem Metallverschluss MV versehen. Vorteil dieser Anordnung ist, dass durch die geringere Breite der Rahmenstruktur RS auf dem Bauelementchip eine größere nutzbare Chipfläche verbleibt als wenn der relativ breite Stützrahmen auf dem Bauelementchip aufsetzen würde.
Figur 10 zeigt ein Prozessablaufdiagramm für die Herstellung einer Rahmenstruktur auf einem Trägerwafer, wie es schon anhand von Figur 1 erläutert wurde. Im Schritt 1 wird eine Wachstumsschicht ganzflächig auf den Trägerwafer aufgesput- tert. In Schritt 2 wird ein Fotoresist auflaminiert . In Schritt 3 wird der Fotoresist belichtet. Bei Verwendung eines Positiv-Fotoresists werden die Flächenbereiche des auflaminierten Fotoresists belichtet, an denen eine spätere Metallisierung (Stützrahmen und Stützelemente) entstehen soll. Im Schritt 4 wird der Resist entwickelt, wobei die gewünschte Resiststruktur entsteht. Im nächsten Schritt wird die Wachs- tumsschicht durch galvanische Abscheidung von Kupfer bis zu einer gewünschten Schichtdicke verstärkt. In Schritt 6 wird die aufgewachsene Metallschicht samt der darüber überstehenden Galvanikresistmaske mithilfe eines Fräsverfahrens plan- arisiert. Dazu kann beispielsweise das sogenannte FIy Cutting-Verfahren eingesetzt werden, bei dem ein Diamant über die abzuschleifende Oberfläche rotiert. Das Abschleifen wird bis zu einer vorgegebenen Höhe der Rahmenstruktur durchgeführt. In diesem Zustand kann der Trägerwafer TW bzw. der Stützrahmen Schutzrecht stromlos mit einer Benetzungsschicht BS von typ. 0,1 μm Au versehen werden. Diese Maßnahme verhindert z.B. auch, dass beim Schritt 8 - Wegätzen der Wachstumsschicht - die Oberfläche der planierten Verstärkungsschicht angeätzt wird.
Im nächsten Schritt 7 wird der Resist entfernt der verbliebene nun frei liegende Bereich der Wachstumsschicht wird in Schritt 8 weggeätzt. Anschließend sind die mit Stützrahmen und Stützelementen versehenen Trägerwafer fertig für die Durchführung des Flipchip-Prozesses.
Figur 11 zeigt ein Ablaufdiagramm für eine Abdichtung mittels Laminierung. In einem Schritt A werden die Bauelementchips an den entsprechenden Einbauplätzen auf die Trägerwafer aufge- bondet. In Schritt B erfolgt ein Reflow-Lötprozess, an den sich im Verfahrensschritt C ein Laminierprozess anschließt. Dabei werden zwei Folien übereinander gelegt und ganzflächig über die Rückseiten der aufgebondeten Bauelementchips auf- laminiert. Die untere Schicht ist relativ dünn, thermo¬ plastisch und weich, während die obere Schicht eine härtbare und mit einem Füllstoff relativ hoch gefüllte Schicht ist. Möglich ist es auch, bei diesem Laminierprozess eine dazwischen liegende dritte Folie mit aufzulaminieren, die ebenfalls noch relativ weich aber bereits härter als die
Laminatfolie ist. Im Schritt D wird der Verbund aus Träger- wafer, Bauelementchips und Laminierfolie einem Schleifprozess von der Oberseite her unterworfen, um eine minimale Bauhöhe zu erreichen. Anschließend werden die Bauelemente in Schritt F vereinzelt, beispielsweise mittels eines Sägeprozesses.
Neben diesem grundsätzlichen Verfahrensablauf können weitere wahlweise Schritte eingefügt werden. Beispielsweise kann zwischen Schritt B und C ein Reinigungsprozess mittels eines Sauerstoff- und Wasserstoffmoleküle enthaltenden Plasmas durchgeführt werden. Zwischen Schritt D und E können die Bauelement getestet und gegebenenfalls beschriftet werden.
Figur 12 zeigt ein Prozessablaufdiagramm für die Herstellung einer Rückseitenmetallisierung. Zunächst werden die Bauele- mente in einem Flipchip-Prozess a) auf die Trägerwafer aufge- bondet und anschließend mittels eines Reflow-Lötprozesses im Schritt b) verlötet. Es schließt sich ein Laminierprozess c) an, in dem eine dünne weiche Laminatfolie ganzflächig über Bauelementchips und Trägerwafer auflaminiert wird. Zumindest in einem rahmenförmigen Teilbereich wird im Schritt d) anschließend die Folie wieder entfernt, beispielsweise mittels Laserablation oder mittels Einsägens. Im Schritt e) schließt sich wieder ein Plasmareinigungsschritt an in einem Sauerstoff- und/oder wasserstoffhaltigen Plasma. Im wahlweise durchzuführenden Schritt f) werden die Bauelemente im Vakuum getrocknet. Anschließend erfolgt in Schritt g) die Herstellung einer Grundmetallisierung durch Aufsputtern einer Titan/Kupfermischung, die anschließend im Schritt h) durch galvanische Abscheidung von Kupfer und anschließend Nickel verstärkt wird. Die auf dem Trägerwafer realisierten Bauelemente sind nun fertig gestellt und können gegebenenfalls unter Durchführung einer Lasermarkierung und einem elektrischen Testen auf die Bauelementeigenschaften im Schritt i) dem Vereinzeln mittels Sägen zugeführt werden.
Insbesondere Verfahren gemäß Fig. 6 aber auch die sonstigen beschriebenen Verschlussverfahren können verwendet werden, um Bauelemente aus „Bare Dies" direkt auf Modulen zu erzeugen. Dazu werden Known Good Dies, also vermessene und als gut befundene Dies direkt auf Modulsubstrate, welche entsprechende Rahmen, Abstands- und ggf. Pillarstrukturen aufweisen aufgebondet und gemäß Fig. 6 zusammen mit in SMD oder
Drahtbondtechnologie oder im Embeddingverfahren auf den Modulen aufgebrachten Bauelementen ummoldet oder mit Globtop ähnlichen Massen überlaminiert. In allen Fällen werden Bauelemente oder Module erhalten, die bezüglich ihrer äußeren Abmessungen minimiert sind, die gegenüber Umgebungseinflüssen und insbesondere gegen Feuchtigkeit dicht sind und die im erfindungsgemäßen Verfahren einfacher als bislang hergestellt werden können. Die Bauelemente weisen bei gleichen oder geringeren Abmessungen verbesserte mechanische Stabilität und zeigen eine verbesserte Moldbarkeit und eine erhöhte thermische Zyklenbeständigkeit. Die Erfindung ist auch nicht auf die in den Ausführungsbeispielen und den Figuren dargestellten Ausführungsformen beschränkt sondern wird allein durch die Patentansprüche definiert. Im Rahmen der Erfindung liegt es daher, die einzelnen Möglichkeiten zur Abdichtung untereinander weiter zu kombinieren beziehungsweise die Abdichtverfahren zu variieren. Die Bauelemente können pro Bauelementtyp mit einer beliebigen Anzahl von Stützrahmen mit und ohne zusätzliche Stützelemente realisiert werden. Möglich ist es auch, auf einem Trägerwafer unterschiedliche Bauelementchips zu montieren und zu gleichen, unterschiedliche Bauelementchips enthaltenden Bauelementen oder zu unterschiedlichen Bauelementen zu vereinzeln.
Bezugszeichenliste
TS Trägersubstrat
TW Trägerwafer
EP Einbauplätze
AFL metallische Anschlussflächen
TL Trennlinien zwischen Einbauplätzen
SR Stützrahmen
GR Galvanikresist
WS Wachstumsschicht
VS Verstärkungsschicht für WS
SE Stützelemente
BC Bauelementchip
BS Bauelementstrukturen
AK Außenkontakte
BU Bumps
LF Laminatfolie
RM Rückseitenmetallisierung
DS Dünnschicht
AF Abdeckfolie
BS Benetzungsschicht
MV Metallverschluss
RS Rahmenstruktur

Claims

Patentansprüche
1. Elektrisches Bauelement mit einem ein- oder mehrschichtigen Trägersubstrat (TS) , das eine elektrische Verdrahtung aufweist, einem in Flip-Chip-Technik mittels Bumps (BU) auf dem Trägersubstrat (TS) montierten und elektrisch mit der Verdrahtung verbundenen Bauelementchip (BC) , der auf seiner zum Trägersubstrat (TS) weisenden Oberfläche Bauelementstrukturen (BES) aufweist einem zwischen Trägersubstrat und Bauelementchip angeordneten Stützrahmen (SR) , wobei der Stützrahmen in seiner Höhe an die Bumps (BU) angepasst ist, eine plane oder planarisierte Oberfläche aufweist und daher dicht an der Unterseite des Bauelementchips (BC) anliegt, wobei der Stützrahmen (SR) im Wesentlichen aus Metall besteht einem Fugenbereich zwischen der Unterkante der Bauelementchips (BC) und dem Stützrahmen (SR) , wobei der Fugenbereich mit einer Folie abgedichtet ist.
2. Bauelement nach Anspruch 1, bei dem zumindest der Fugenbereich zwischen der Unterkante des Bauelementchips (BC) und dem Stützrahmen (SR) mit einer Metallschicht abgedichtet ist.
3. Bauelement nach Anspruch 1 und 2 , bei dem die Metallschicht mit dem Metall des Stützrahmens (SR) abschließt.
4. Bauelement nach Anspruch 3, bei dem die Metallschicht mit dem Bauelementchip (BC) abschließt .
5. Bauelement nach einem der Ansprüche 1 - 4, bei dem die den Bauelementstrukturen (BES) gegenüberliegende Rückseite des Bauelementchips (BC) mit einer mit dem Stützrahmen abschließenden Laminatfolie (LF) abgedeckt ist.
6. Bauelement nach Anspruch 5, bei dem über der Laminatfolie (LF) eine Metallschicht - Rückseitenmetallisierung (RM) - aufgebracht ist.
7. Bauelement nach einem der Ansprüche 1 - 6, bei dem innerhalb des Stützrahmens (SR) zwischen Bauelementchip (BC) und Trägersubstrat (TS) Stützelemente (SE) vorgesehen sind, die mit dem Stützrahmen in Höhe und Material übereinstimmen.
8. Bauelement nach einem der Ansprüche 1 - 7, bei dem über der Metallschicht oder über der Laminatfolie eine Kunststoffabdeckung angeordnet ist, deren Oberfläche planarisiert ist.
9. Verfahren zur Herstellung eines Bauelements bei dem ein Trägersubstrat (TS) vorgesehen wird, welches eine Mehrzahl von Einbauplätzen (EP) für Bauelementchips (BC) und dort jeweils metallische Anschlussflächen (AFL) zur elektrischen
Kontaktierung eines Bauelementchips (BC) aufweist bei dem jeweils einen Einbauplatz umschließende Rahmenstrukturen (RS) erzeugt werden, bei dem auf den Anschlussflächen (AF) oder auf dem Bauelementchips (BC) Bumps (BU) erzeugt werden - bei dem die Bauelementchips (BC) in Flip Chip Anordnung mit Hilfe der Bumps (BU) aufgebondet werden, und bei dem eine Fuge zwischen einer Unterkante des Bauelementchips (BC) und dem Stützrahmen (SR) mit einem Dichtmaterial überdeckt wird dadurch gekennzeichnet, dass durch den Kollaps der Bumps (BU) die Bauelementchips (BC) auf dem jeweiligen Stützrahmen (SR) zum Aufliegen kommen, die Rahmenstrukturen (RS) durch ein mechanisches Verfahren planarisiert werden, wobei das Planarisierungsverfahren so bemessen wird, dass die Höhe der Stützrahmen (SR) nach dem Planarisieren der Höhe der deformierten oder kollabierten Bumps (BU) nach dem Bonden entspricht .
10. Verfahren nach Anspruch 9, bei dem auf dem Trägersubstrat (TS) zur Herstellung der Stützrahmen (SR) eine die Stützrahmen aussparende Abformmaske - Galvanikresist (GR) - lithographisch erzeugt wird, bei dem eine ganzflächig auf dem Trägersubstrat aufgebrachte metallische Wachstumsschicht (WS) galvanisch verstärkt wird, bei dem die Abformmaske entfernt wird.
11. Verfahren nach Anspruch 9 oder 10, bei dem als Dichtmaterial eine thermoplastischen Kunststoff umfassende Laminatfolie (LF) über die gesamt Anordnung so auflaminiert wird, dass sie auf den Rückseiten der Bauelementchips (BC) und auf den Stützrahmen (SR) aufliegt.
12. Verfahren nach Anspruch 11, bei dem die Laminatfolie (LF) nach dem Auflaminieren pro Bauelementchip (BC) in einem rahmenförmigen Bereich entfernt und dort die Oberfläche des Stützrahmens (SR) freigelegt wird, bei dem anschließend eine Metallschicht ganzflächig aufgebracht wird.
13. Verfahren nach Anspruch 9 oder 10, bei dem im Fugenbereich zumindest an der Kante des Bauelementchips (BC) und am Stützrahmen (SR) eine mit geschmolzenen Metall benetzende Beschichtung - Benetzungsschicht (BS) - erzeugt wird, bei dem ein geschmolzenes Metall so in Kontakt mit der Benetzungsschicht gebracht wird, dass sich dort eine den Fugenbereich abdichtende Metallschicht ausbildet.
14. Verfahren nach Anspruch 13, bei dem als Benetzungsschicht (BS) eine Schichtenfolge Ti/Cu/Au aufgebracht wird.
15. Verfahren nach Anspruch 13 oder 14, bei dem das geschmolzene Metall in einem Tauchverfahren aufgebracht oder in einer stehenden Welle abgeschieden wird.
16. Verfahren nach Anspruch 13 oder 14, bei dem das Metall in einem Plasmaspritzverfahren aufgebracht wird.
17. Verfahren nach einem der Ansprüche 13 - 16, bei dem die Rückseite des Bauelementchips (BC) mit Hilfe einer dort aufgebrachten KunststoffSchicht vor einer Beschichtung mit dem geschmolzenen Metall geschützt wird.
18. Verfahren nach einem der Ansprüche 13 - 17, bei dem das geschmolzene Metall mit den Bestandteilen der Benetzungsschicht (BC) eine Legierung mit einem Schmelzpunkt ausbildet, der über dem des geschmolzenen Metalls liegt.
19. Verfahren nach einem der Ansprüche 9 - 18, bei dem über dem Bauelement eine Abdeckfolie (AF) auflaminiert wird, bei dem die die Gesamthöhe der Abdeckfolie über dem Trägersubstrat (TS) höher eingestellt wird als die Höhe der Rückseite des Bauelementchips (BC) , bei dem die Oberfläche der der auflaminierten Abdeckfolie eingeebnet wird.
20. Verfahren nach Anspruch 19, bei dem eine thermisch verformbare Abdeckfolie (AF) aus einem Kunststoffmaterial im B-Zustand verwendet wird, die nach dem Auflaminieren thermisch gehärtet wird, oder bei dem eine Abdeckfolie aus einem thermoplastisches Material verwendet wird.
21. Verfahren nach einem der Ansprüche 9 - 20, bei dem in einem gemeinsamen Verfahren zusammen mit den Stützrahmen (SR) innerhalb der Stützrahmen liegende Stützelemente (SE) in der gleichen Höhe erzeugt werden, bei dem die Anordnung der Stützelemente so gewählt wird, dass der Bauelementchip (BC) mit Bereichen seiner Oberfläche auf ihnen aufliegen kommt, die frei von BauelementStrukturen (BES) sind.
22. Verfahren nach einem der Ansprüche 9 - 21, bei dem in einem gemeinsamen Verfahren zusammen mit den Stützrahmen (SR) innerhalb der Stützrahmen liegende Stützelemente (SE) in der gleichen Höhe erzeugt werden, bei dem mit einem Teil der Stützelemente nach dem Aufbonden des Bauelementchips (BC) eine elektrische Verbindung zwischen den Bauelementstrukturen und den metallischen Anschlussflächen auf dem Trägersubstrat hergestellt wird.
PCT/DE2007/000970 2006-05-30 2007-05-30 Flip-chip-bauelement und verfahren zur herstellung WO2007137568A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009512410A JP5220004B2 (ja) 2006-05-30 2007-05-30 フリップチップ素子及びその製造方法
US12/277,927 US7673386B2 (en) 2006-05-30 2008-11-25 Flip-chip component production method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102006025162A DE102006025162B3 (de) 2006-05-30 2006-05-30 Flip-Chip-Bauelement und Verfahren zur Herstellung
DE102006025162.8 2006-05-30

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/277,927 Continuation US7673386B2 (en) 2006-05-30 2008-11-25 Flip-chip component production method

Publications (1)

Publication Number Publication Date
WO2007137568A1 true WO2007137568A1 (de) 2007-12-06

Family

ID=38561994

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2007/000970 WO2007137568A1 (de) 2006-05-30 2007-05-30 Flip-chip-bauelement und verfahren zur herstellung

Country Status (4)

Country Link
US (1) US7673386B2 (de)
JP (1) JP5220004B2 (de)
DE (1) DE102006025162B3 (de)
WO (1) WO2007137568A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9718673B2 (en) 2013-04-30 2017-08-01 Tdk Corporation Component which can be produced at wafer level and method of production
US9844128B2 (en) 2010-12-16 2017-12-12 Snaptrack, Inc. Cased electrical component

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7608789B2 (en) * 2004-08-12 2009-10-27 Epcos Ag Component arrangement provided with a carrier substrate
DE102005008512B4 (de) 2005-02-24 2016-06-23 Epcos Ag Elektrisches Modul mit einem MEMS-Mikrofon
DE102005008514B4 (de) * 2005-02-24 2019-05-16 Tdk Corporation Mikrofonmembran und Mikrofon mit der Mikrofonmembran
DE102005008511B4 (de) * 2005-02-24 2019-09-12 Tdk Corporation MEMS-Mikrofon
DE102005009358B4 (de) * 2005-03-01 2021-02-04 Snaptrack, Inc. Lötfähiger Kontakt und ein Verfahren zur Herstellung
DE102005053767B4 (de) * 2005-11-10 2014-10-30 Epcos Ag MEMS-Mikrofon, Verfahren zur Herstellung und Verfahren zum Einbau
DE102005053765B4 (de) * 2005-11-10 2016-04-14 Epcos Ag MEMS-Package und Verfahren zur Herstellung
DE102007020288B4 (de) 2007-04-30 2013-12-12 Epcos Ag Elektrisches Bauelement
DE102007025992A1 (de) * 2007-06-04 2008-12-11 Epcos Ag Verfahren zur Herstellung eines MEMS-Packages
DE102008016487A1 (de) * 2008-03-31 2009-10-01 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils
US8318540B2 (en) 2008-05-19 2012-11-27 Infineon Technologies Ag Method of manufacturing a semiconductor structure
DE102009022901A1 (de) * 2009-05-27 2010-12-02 Osram Opto Semiconductors Gmbh Optoelektronisches Modul und Verfahren zur Herstellung eines optoelektronischen Moduls
DE102010032506A1 (de) 2010-07-28 2012-02-02 Epcos Ag Modul und Herstellungsverfahren
WO2012016898A2 (de) 2010-08-05 2012-02-09 Epcos Ag Verfahren zur herstellung einer mehrzahl von elektronischen bauelementen mit elektromagnetischer schirmung und insbesondere mit wärmeabführung und elektronisches bauelement mit elektromagnetischer schirmung und insbesondere mit wärmeabführung
DE102010033551A1 (de) * 2010-08-05 2012-02-09 Epcos Ag Verfahren zur Herstellung einer Mehrzahl von elektronischen Bauelementen mit elektromagnetischer Schirmung und elektronisches Bauelement mit elektromagnetischer Schirmung
DE102010056431B4 (de) 2010-12-28 2012-09-27 Epcos Ag Bauelement und Verfahren zum Herstellen eines Bauelements
TWI446464B (zh) * 2011-05-20 2014-07-21 Subtron Technology Co Ltd 封裝結構及其製作方法
DE102011112476A1 (de) * 2011-09-05 2013-03-07 Epcos Ag Bauelement und Verfahren zum Herstellen eines Bauelements
US9406646B2 (en) 2011-10-27 2016-08-02 Infineon Technologies Ag Electronic device and method for fabricating an electronic device
US8921946B2 (en) 2011-11-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit resistor
US10123415B2 (en) * 2012-09-07 2018-11-06 Ngk Spark Plug Co., Ltd. Wiring substrate and production method therefor
DE102012216926A1 (de) * 2012-09-20 2014-03-20 Jumatech Gmbh Verfahren zur Herstellung eines Leiterplattenelements sowie Leiterplattenelement
US9207275B2 (en) * 2012-12-14 2015-12-08 International Business Machines Corporation Interconnect solder bumps for die testing
DE102013106353B4 (de) * 2013-06-18 2018-06-28 Tdk Corporation Verfahren zum Aufbringen einer strukturierten Beschichtung auf ein Bauelement
DE102013215246A1 (de) * 2013-08-02 2015-02-05 Robert Bosch Gmbh Elektronikmodul mit Leiterplatten und anspritzbarem Kunststoff-Dichtring, insbesondere für ein Kfz-Getriebesteuergerät, und Verfahren zum Fertigen desselben
WO2015049852A1 (ja) * 2013-10-01 2015-04-09 パナソニックＩｐマネジメント株式会社 半導体装置
DE102015204698B4 (de) 2015-03-16 2023-07-20 Disco Corporation Verfahren zum Teilen eines Wafers
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
DE102015122434A1 (de) * 2015-12-21 2017-06-22 Snaptrack, Inc. MEMS Bauelement
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
DE102019115131A1 (de) * 2019-06-05 2020-12-10 RF360 Europe GmbH Elektrisches Bauteil, elektrische Vorrichtung und Verfahren zur Herstellung einer Vielzahl von elektrischen Bauteilen
US11244876B2 (en) 2019-10-09 2022-02-08 Microchip Technology Inc. Packaged semiconductor die with micro-cavity
US11855608B2 (en) 2020-04-06 2023-12-26 Rf360 Singapore Pte. Ltd. Systems and methods for packaging an acoustic device in an integrated circuit (IC)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5186383A (en) * 1991-10-02 1993-02-16 Motorola, Inc. Method for forming solder bump interconnections to a solder-plated circuit trace
WO2005001934A2 (de) * 2003-06-30 2005-01-06 Siemens Aktiengesellschaft Hochfrequenz-package
US6982380B2 (en) * 2001-12-28 2006-01-03 Epcos Ag Encapsulated component which is small in terms of height and method for producing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748495A (en) * 1985-08-08 1988-05-31 Dypax Systems Corporation High density multi-chip interconnection and cooling package
US4788767A (en) * 1987-03-11 1988-12-06 International Business Machines Corporation Method for mounting a flexible film semiconductor chip carrier on a circuitized substrate
JPH0432251A (ja) * 1990-05-29 1992-02-04 Hitachi Ltd 半導体パッケージ及びその製造方法
JPH0637143A (ja) * 1992-07-15 1994-02-10 Toshiba Corp 半導体装置および半導体装置の製造方法
US5471887A (en) * 1994-02-01 1995-12-05 The Whitaker Corporation Removable sensor assembly
JP3376203B2 (ja) * 1996-02-28 2003-02-10 株式会社東芝 半導体装置とその製造方法及びこの半導体装置を用いた実装構造体とその製造方法
DE19617011C2 (de) * 1996-04-27 2000-11-02 Bruker Daltonik Gmbh Matrixkomponentengemisch für die matrixunterstützte Laserdesorption und Ionisierung sowie Verfahren zur Zubereitung eines Matrixkomponentengemisches
JP3196693B2 (ja) * 1997-08-05 2001-08-06 日本電気株式会社 表面弾性波装置およびその製造方法
DE19806818C1 (de) * 1998-02-18 1999-11-04 Siemens Matsushita Components Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines mit akustischen Oberflächenwllen arbeitenden OFW-Bauelements
US6962834B2 (en) * 2002-03-22 2005-11-08 Stark David H Wafer-level hermetic micro-device packages
DE10238523B4 (de) * 2002-08-22 2014-10-02 Epcos Ag Verkapseltes elektronisches Bauelement und Verfahren zur Herstellung
DE10253163B4 (de) * 2002-11-14 2015-07-23 Epcos Ag Bauelement mit hermetischer Verkapselung und Waferscale Verfahren zur Herstellung
DE10300958A1 (de) * 2003-01-13 2004-07-22 Epcos Ag Modul mit Verkapselung
DE102004020204A1 (de) * 2004-04-22 2005-11-10 Epcos Ag Verkapseltes elektrisches Bauelement und Verfahren zur Herstellung
JP3998658B2 (ja) * 2004-04-28 2007-10-31 富士通メディアデバイス株式会社 弾性波デバイスおよびパッケージ基板
JP4095049B2 (ja) * 2004-08-30 2008-06-04 シャープ株式会社 電極気密封止を用いた高信頼性半導体装置
US7545029B2 (en) * 2006-08-18 2009-06-09 Tessera, Inc. Stack microelectronic assemblies

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5186383A (en) * 1991-10-02 1993-02-16 Motorola, Inc. Method for forming solder bump interconnections to a solder-plated circuit trace
US6982380B2 (en) * 2001-12-28 2006-01-03 Epcos Ag Encapsulated component which is small in terms of height and method for producing the same
WO2005001934A2 (de) * 2003-06-30 2005-01-06 Siemens Aktiengesellschaft Hochfrequenz-package

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9844128B2 (en) 2010-12-16 2017-12-12 Snaptrack, Inc. Cased electrical component
US10154582B2 (en) 2010-12-16 2018-12-11 Snaptrack, Inc. Method for producing a cased electrical component
US9718673B2 (en) 2013-04-30 2017-08-01 Tdk Corporation Component which can be produced at wafer level and method of production

Also Published As

Publication number Publication date
JP5220004B2 (ja) 2013-06-26
US20090071710A1 (en) 2009-03-19
JP2009539235A (ja) 2009-11-12
US7673386B2 (en) 2010-03-09
DE102006025162B3 (de) 2008-01-31

Similar Documents

Publication Publication Date Title
DE102006025162B3 (de) Flip-Chip-Bauelement und Verfahren zur Herstellung
DE102011016554B4 (de) Waferlevel-Package und Verfahren zur Herstellung
DE10164494B9 (de) Verkapseltes Bauelement mit geringer Bauhöhe sowie Verfahren zur Herstellung
EP1412974B1 (de) Verfahren zur hermetischen verkapselung eines bauelementes
DE102006019080B3 (de) Herstellungsverfahren für ein gehäustes Bauelement
DE10253163B4 (de) Bauelement mit hermetischer Verkapselung und Waferscale Verfahren zur Herstellung
DE102008005686B9 (de) MEMS-Bauelement und Verfahren zur Herstellung eines MEMS-Bauelements
DE102007025992A1 (de) Verfahren zur Herstellung eines MEMS-Packages
WO2003019653A2 (de) Verfahren zum kontaktieren und gehäusen von integrierten schaltungen
WO2009071637A2 (de) Mems package und verfahren zur herstellung
DE102012112058B4 (de) MEMS-Bauelement und Verfahren zur Verkapselung von MEMS-Bauelementen
DE112010000715B4 (de) Bauteilanordnung und Verfahren zu dessen Herstellung
DE19818824A1 (de) Elektronisches Bauelement
WO2017016953A1 (de) Verfahren zur herstellung eines bauelements und ein bauelement
EP1688997B1 (de) Elektronisches Bauteil mit gestapelten Halbleiterchips
DE10141571B4 (de) Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist
DE102006012007A1 (de) Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten und Verfahren zur Herstellung desselben
DE19702186C2 (de) Verfahren zur Gehäusung von integrierten Schaltkreisen
DE10246101B4 (de) Verfahren zum Herstellen eines Gehäuses für einen Chip mit einer mikromechanischen Struktur
WO2004008522A2 (de) Verfahren zur herstellung eines bauelements mit tiefliegenden anschlussflächen
WO2005006432A2 (de) Elektronisches bauelement und verfahren zur herstellung
DE102005023949B4 (de) Verfahren zur Herstellung eines Nutzens aus einer Verbundplatte mit Halbleiterchips und einer Kunststoffgehäusemasse und ein Verfahren zur Herstellung von Halbleiterbauteilen mittels eines Nutzens
DE102006033701B4 (de) Herstellungsverfahren für ein elektronisches Bauelement in VQFN-Bauweise
DE10133571B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
WO2005086233A2 (de) Bauelement mit wlp-fähiger verkapselung und herstellverfahren

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07722485

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2009512410

Country of ref document: JP

122 Ep: pct application non-entry in european phase

Ref document number: 07722485

Country of ref document: EP

Kind code of ref document: A1