CN102339762A - 无载具的半导体封装件及其制造方法 - Google Patents

无载具的半导体封装件及其制造方法 Download PDF

Info

Publication number
CN102339762A
CN102339762A CN2010102368448A CN201010236844A CN102339762A CN 102339762 A CN102339762 A CN 102339762A CN 2010102368448 A CN2010102368448 A CN 2010102368448A CN 201010236844 A CN201010236844 A CN 201010236844A CN 102339762 A CN102339762 A CN 102339762A
Authority
CN
China
Prior art keywords
metal
colloid
semiconductor package
layer
package part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010102368448A
Other languages
English (en)
Other versions
CN102339762B (zh
Inventor
蔡岳颖
汤富地
黄建屏
柯俊吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CN2010102368448A priority Critical patent/CN102339762B/zh
Publication of CN102339762A publication Critical patent/CN102339762A/zh
Application granted granted Critical
Publication of CN102339762B publication Critical patent/CN102339762B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种无载具的半导体封装件及其制造方法，其于一金属载板上以半蚀刻方式形成多个凹槽及相对应的金属块，而后于该凹槽中填充第一胶体及于该金属块上形成电性耦合的连接垫，使该第一胶体直接与金属块接着，且该连接垫与金属块构成T型结构，进而增加金属块与第一胶体的结合性，避免脱层问题，接着再进行放置芯片、打线、封装模压等作业，其中，由于先前半蚀刻的凹槽已被第一胶体填满，因此可避免现有半蚀刻后铜板软弱弯曲，影响生产运送问题，再者于工艺中无需使用昂贵的金、钯等金属作为蚀刻阻层，得以降低制造成本。

Description

无载具的半导体封装件及其制造方法
技术领域
本发明涉及一种半导体封装件及其制造方法，特别涉及一种无载具的半导体封装件，以及制造该半导体封装件的方法。
背景技术
传统以导线架作为芯片承载件的半导体封装件的形式及种类繁多，就四边扁平无引脚(Quad Flat Non-leaded，QFN)半导体封装件而言，其特征在于未设置有外引脚，即未形成有如现有四边平面(Quad Flatpackage，QFP)半导体封装件中用以与外界电性连接的外引脚，如此，将得以缩小半导体封装件的尺寸。然而伴随半导体产品轻薄短小的发展趋势，传统导线架的QFN封装件往往因其封装胶体厚度的限制，而无法进一步缩小封装件的整体高度，因此，业界便发展出一种无载具(carrier)的半导体封装件，希望通过降低现有的导线架厚度，来令其整体厚度得以较传统导线架式封装件更为轻薄。
请参阅图1，其为美国专利第5,830,800号案所揭示的无载具的半导体封装件，该半导体封装件主要先于一铜板(未图示)上形成多个焊垫(Pad)12，接着，再于该铜板上设置芯片13并通过焊线14电性连接芯片13及焊垫12，还进行封装模压过程以形成封装胶体15，然后再蚀刻移除该铜板以使焊垫12显露于外界，接着以拒焊层11定义出该焊垫12的位置，以供植设焊球16于该焊垫12上，从而完成一无需芯片承载件的封装件。相关的技术内容亦可参阅美国专利第6,770,959、6,989,294、6,933,594及6,872,661等。
然而，该焊垫12厚度仅约1至5μm薄，且与封装胶体15的附着力差，故易发生脱层问题，甚或导致焊线14的断裂；再者形成焊垫12是使用昂贵的金(Au)、钯(Pd)等贵重金属作为移除铜板的蚀刻阻层，增加制造成本。
为改善前述问题，美国专利第6,498,099号案提出一种工艺方式，主要如第2A至2D’图所示，先提供一铜板20，并在铜板20上表面进行半蚀刻，以形成作为电性终端(terminal)的焊垫22及供接置芯片的芯片垫21，并于该铜板20上表面全面镀上镍(Ni)或银(Ag)等镀层27；再将半导体芯片23接置于该芯片垫21上，并通过焊线24连接该芯片23与焊垫22，以通过该镀层27使该焊线24与该焊垫22有效接合，及形成覆盖该半导体芯片23、焊线24及铜板20上表面的封装胶体25；接着对铜板20下表面进行蚀刻以外露出封装胶体25，且保留焊垫22及芯片垫21；之后于焊垫22下表面形成无电解电镀金并植设焊球26，以供半导体封装件得以通过该焊球26回焊形成焊锡接(solder joint)而焊结至电路板(PCB)28上。
该工艺流程通过全面镀覆镍或银的镀层，而不必如美国专利第5,830,800号案使用金/钯作为蚀刻阻层，从而降低成本，但因该镍或银等镀层与封装胶体的结合性不佳，容易因热应力而导致脱层(delamination)而造成水气渗入(如第2C’图所示)。再者，当该封装件焊接于电路板28后，在需要重工(rework)该封装件时，亦因封装胶体25与银层的附着力不佳，而发生如第2D’图所示的焊垫22脱落的情形，从而造成该封装件报废。且在制造过程中，须在已经半蚀刻的铜板上进行放置芯片、打线及封装模压过程，因该铜板已减少一半厚度而过软，不利于制造过程中运送，且易受热影响造成铜板弯曲。更甚者，当电性终端的输入/输出端增加时，此种成阵列排列的焊垫22设计，更容易发生焊线重叠(wire cross)导致短路(wire short)问题。相关如美国专利第6,700,188号案亦有相同问题。
因此，如何解决上述问题而提供一种能够降低制造成本、避免发生脱层问题及易于生产运送的无载具的半导体封装件，实刻不容缓。
发明内容
本发明的一目的在于提供一种无载具的半导体封装件及其制造方法，无需使用昂贵的金、钯作为蚀刻阻层，以降低制造成本。
本发明的又一目的在于提供一种无载具的半导体封装件及其制造方法，避免镀层与封装胶体脱层问题。
本发明的再一目的在于提供一种无载具的半导体封装件及其制造方法，于重工时避免电性终端脱落问题。
本发明的另一目的在于提供一种无载具的半导体封装件及其制造方法，避免铜板结构弯曲问题，有利于量产。
为达成上述及其它目的，本发明揭露一种无载具的半导体封装件，包括：多个金属块，彼此间隔设置；具有相对的上表面及下表面的第一胶体，包覆所述多个金属块的侧面，且令各该金属块的上下端面分别外露出该第一胶体的上表面及下表面；连接垫，设于该金属块上，且与该金属块电性耦合；半导体芯片，电性连接至该金属块上的连接垫；以及第二胶体，设于该第一胶体上表面上且包覆该半导体芯片及连接垫。
该半导体芯片可通过焊线或覆晶方式电性连接至该金属块上的连接垫，该连接垫包括金属层(例如铜层)及覆盖于该金属层上的抗氧化层，例如银层或有机可焊保护膜(OSP)，且该连接垫的平面尺寸大于金属块的截面积，以使该连接垫及金属块构成T型结构，增加金属块与第一胶体的结合性，避免脱层问题。
在另一示例中，本发明还提供一种无载具的半导体封装件，包括：多个金属块，彼此间隔设置；具有相对的上表面及下表面的第一胶体，包覆所述多个金属块的侧面，且令各该金属块的上下端面分别外露出该第一胶体的上表面及下表面；连接垫，设于该金属块上，且与该金属块电性耦合；第二胶体，形成于该第一胶体及连接垫上，且外露各该连接垫的部分；增层迹线，形成于该第二胶体及外露的部分连接垫上；镀层，覆盖于该增层迹线终端；半导体芯片，电性连接至该增层迹线上的镀层；以及第三胶体，设于该第二胶体上表面上且包覆该半导体芯片及该增层迹线。
在该无载具的半导体封装件中，该镀层为银层或有机可焊保护膜。
该无载具的半导体封装件的制造方法包括下列步骤：制备一具有相对的第一表面及第二表面的金属载板(Carrier)，使该金属载板第一表面具有相对的凹槽及金属块；于该凹槽中填充第一胶体，并外露出该金属块上表面；对应该金属块上形成一连接垫，该连接垫与该金属块电性耦合；将半导体芯片电性连接至该金属块上的连接垫；于该金属载板第一表面上形成包覆该半导体芯片及连接垫的第二胶体；以及移除该金属载板第二表面，以外露出该金属块及第一胶体下表面。后续还可于该金属块下表面植设焊球及进行切单作业。
该半导体芯片可通过焊线或覆晶方式电性连接至该金属块上的连接垫，该连接垫包括金属层(例如铜层)及覆盖于该金属层上的抗氧化层，例如银层或有机可焊保护膜，且该连接垫的平面尺寸大于金属块的截面积，以使该连接垫及金属块构成T型结构，以增加金属块与第一胶体的结合性，避免脱层问题。
本发明还提供一种无载具的半导体封装件的制造方法，包括：制备一具有相对的第一表面及第二表面的金属载板，使该金属载板第一表面具有相对的凹槽及金属块；于该凹槽中填充第一胶体，并外露出该金属块上表面；于该金属块上形成一连接垫，并使该连接垫与该金属块电性耦合；于该第一胶体及连接垫上形成第二胶体，且该第二胶体外露各该连接垫的部分；于该第二胶体及外露的部分连接垫上形成增层迹线；于该增层迹线终端覆盖镀层；将半导体芯片电性连接至该增层迹线上的镀层；于该第二胶体上形成包覆该半导体芯片及该增层迹线的第三胶体；以及移除该金属载板第二表面的部分金属载板，以外露出该金属块及第一胶体下表面。
因此本发明的无载具的半导体封装件及制造方法，于金属载板上利用半蚀刻方式形成多个凹槽及相对应的金属块，该金属块即对应为电性终端或芯片垫位置，而后于该凹槽中填充第一胶体，使该第一胶体直接与例如铜材质的金属载板(金属块)接着，而未间隔其它材质的镀层，从而增加附着力，接着再于该金属块上形成一连接垫，该连接垫包括一例如铜层的金属层及覆盖于该金属层上的一例如银层或有机可焊保护膜的抗氧化层，以通过该连接垫与金属块形成T型锁固结构而与第一胶体锁合，避免脱层甚或水气侵入问题，同时当有重工需求时亦无需担心镀层与封装胶体的结合性不佳，电性终端会与焊锡接自半导体封装件脱落而残留在电路板上，导致半导体封装件报废无用问题；而后进行放置芯片、打线、封装模压作业，形成覆盖半导体芯片的第二胶体，而在前述放置芯片、打线、封装模压作业中，由于先前半蚀刻的凹槽已经被第一胶体填满，故整个金属载板具一定结构强度，避免现有铜板半蚀刻后软弱弯曲，影响生产运送及量产问题；再者，制造工艺中亦无需使用昂贵的金、钯等金属作为蚀刻阻层，得以降低制造成本。
附图说明
图1为美国专利第5,830,800号案所揭示的无载具的半导体封装件的示意图；
图2A至图2D为美国专利第6,498,099号案所揭示的无载具的半导体封装件制造方法的示意图；
图2C’为美国专利第6,498,099号案所揭示的无载具的半导体封装件发生脱层问题的示意图；
图2D’为美国专利第6,498,099号案所揭示的无载具的半导体封装件发生重工时电性终端与焊锡脱落问题的示意图；
图3A至图3I为本发明的无载具的半导体封装件的第一实施例的示意图，其中，图3D’及图3E’是显示形成缓冲层的示意图；
图4为本发明的无载具的半导体封装件的第二实施例的示意图；以及
图5A至图5C为本发明的无载具的半导体封装件的第三实施例的示意图，其中，图5A’至图5C’为显示形成缓冲层的示意图。
【主要元件符号说明】
11拒焊层
12焊垫
13芯片
14焊线
15封装胶体
16焊球
20铜板
21芯片垫
22焊垫
23半导体芯片
24焊线
25封装胶体
26焊球
27镀层
28电路板
30金属载板
30a第一表面
30b第二表面
31a第一阻层
31b第二阻层
31c第三阻层
310c开口
301凹槽
302金属块
302a电性终端
302b芯片垫
35a第一胶体
303镀层
33半导体芯片
34焊线
35b第二胶体
350a贯孔
36焊球
37导电层
38连接垫
38a金属层
38b抗氧化层
39缓冲层
43半导体芯片
48连接垫
49凸块
51增层迹线
53镀层
55半导体芯片
57焊线
59第三胶体
具体实施方式
以下即配合附图详细说明本发明所揭露的无载具的半导体封装件及其制造方法。
第一实施例
请参阅图3A至图3I，其为本发明的无载具的半导体封装件及其制造方法的第一实施例的示意图。
如图3A所示，准备一如铜板的金属载板30，该金属载板30具有相对的第一表面30a及第二表面30b。
如图3B所示，接着于该金属载板30第一表面上形成图案化的第一阻层31a，使该图案化第一阻层31a定义出电性终端及芯片垫位置，并于该金属载板30第二表面上覆盖第二阻层31b，该第一及第二阻层例如为干膜(Dry film)。
如图3C所示，利用半蚀刻工艺移除未被该第一阻层31a覆盖的部分金属载板，从而在该金属载板30第一表面形成多个凹槽301及相对的金属块302，接着移除该第一阻层31a及第二阻层31b。该金属块302即对应构成电性终端302a及芯片垫302b。
如图3D所示，于该凹槽301中填充如封装化合物(moldingcompound)或焊料阻层(solder mask)的第一胶体35a，该封装化合物可为环氧树脂或其它高分子材枓，并使该金属块302外露出该第一胶体35a。
如图3E所示，在该第一胶体35a、金属块302上表面以无电解电镀或溅镀等方式形成一如薄铜层的导电层37。
并于该导电层37上覆盖如干膜的第三阻层31c，并令该第三阻层31c形成有多个开口310c，其中，该开口310c位置对应该金属块302位置，且该开口面积大于对应的金属块的截面积。
接着利用如电镀的方式于该第三阻层开口310c中形成一例如铜的金属层38a，再于该金属层38a上形成一抗氧化层38b，例如，电镀银的镀层或以浸泡方式于该金属层38a上覆盖有机可焊保护膜，以构成一连接垫38。该金属层的厚度约为10至50μm，该连接垫38的平面尺寸大于金属块302的截面积，以形成T型锁合结构，从而增加金属块302与第一胶体35a的结合性，避免脱层问题。
此外，如图3D’及3E’所示，该连接垫38的制造方法还可包括在形成导电层37之前，于该第一胶体35a及金属块302上表面形成外露该金属块302的缓冲层39，其中，该缓冲层39的材质为苯并环丁烯(BCB)或聚酰亚胺(PI)，如此可使第一胶体35a及金属块302的表面平坦化，并释放导电层37、连接垫38与第一胶体35a之间的应力。
如图3F所示，之后移除该第三阻层31c及被该第三阻层31c所覆盖的导电层37。
另外，该抗氧化层38b亦可在形成该金属层38a，并移除该第三阻层31c及其所覆盖的导电层37后，再以喷镀(spotting plating)方式于外露的金属层38a上形成如银的镀层。
如图3G所示，接着进行放置芯片(Die Bonding；D/B)、打线(WireBonding；W/B)及封装模压过程(Molding)；对应芯片垫302b位置将半导体芯片33接置于该连接垫38上，并利用焊线34电性连接该半导体芯片33及对应电性终端302a位置的连接垫38，再于该第一胶体35a及连接垫38上形成包覆该半导体芯片33及焊线34的第二胶体35b。
如图3H所示，以蚀刻方式移除该金属载板30第二表面30b，以外露出该金属块302及第一胶体35a下表面。据此，即如同在第一胶体35a中形成多个贯穿其上、下表面的贯孔350a，并于该贯孔350a中填充有金属块302。
如图3I所示，后续还可于该金属块302下表面植设焊球36及进行切单作业(Singulation)。该焊球36得以作为半导体封装件的输入/输出端以与外部装置电性连接。
通过前述制造方法，本发明的无载具的半导体封装件包括：多个金属块302，彼此间隔设置；具有相对的上表面及下表面的第一胶体35a，包覆该多个金属块302的侧面，且令各该金属块302的上下端面分别外露出该第一胶体35a的上表面及下表面；连接垫38，设于该金属块302上，且与该金属块302电性耦合；半导体芯片33，电性连接至该金属块302上的连接垫38；以及第二胶体35b，设于该第一胶体35a上表面上且包覆该半导体芯片33及连接垫38，其中，该连接垫38包括有一如铜的金属层38a及覆盖于该金属层38a上如银层或有机可焊保护膜的抗氧化层38b，以供该半导体芯片33通过焊线34电性连接至该金属块302上的连接垫38，该金属块302下表面还可设置焊球36，以供该无载具的半导体封装件电性连接至外部装置。
在如图3D’及3E’所示的形成有缓冲层的制造方法中，所得的半导体封装件还可包括缓冲层39，其形成并夹置于该第一胶体35a与该连接垫38及第二胶体35b之间，并露出该金属块302的部分，其中，该缓冲层的材质为苯并环丁烯或聚酰亚胺。
因此本发明的无载具的半导体封装件及制造方法，于金属载板上利用半蚀刻方式形成多个凹槽及相对应的金属块，该金属块即对应为电性终端或芯片垫位置，而后于该凹槽中填充第一胶体，使该第一胶体直接与例如铜材质的金属载板(金属块)接着，而未间隔其它材质的镀层，从而增加附着力，接着再于该金属块上形成一连接垫，该连接垫包括一例如铜层的金属层及覆盖于该金属层上的一例如银层或有机可焊保护膜的抗氧化层，以通过该连接垫与金属块形成T型锁固结构而与第一胶体锁合，避免脱层甚或水气侵入问题，同时当有重工需求时亦无需担心镀层与封装胶体的结合性不佳，电性终端会与焊锡接自半导体封装件脱落而残留在电路板上，导致半导体封装件报废无用问题；而后进行放置芯片、打线、封装模压作业，形成覆盖半导体芯片的第二胶体，而在前述放置芯片、打线、封装模压作业中，由于先前半蚀刻的凹槽已经被第一胶体填满，故整个金属载板具有一定结构强度，避免现有铜板半蚀刻后软弱弯曲，影响生产运送及量产问题；再者，工艺中亦无需使用昂贵的金、钯等金属作为蚀刻阻层，得以降低制造成本。
第二实施例
请参阅图4，其为本发明的无载具的半导体封装件及其制造方法的第二实施例的示意图。
本实施例与前述实施例大致相同，主要差异在于半导体芯片还可利用覆晶方式通过金属凸块(bump)电性耦合至金属块上的连接垫。
此实施例的半导体芯片43以覆晶(Flip-Chip)方式接设于连接垫48上；详言之，于进行放置芯片作业时，半导体芯片43的作用面朝向连接垫48并通过多个凸块(Solder Bump)49电性耦合至金属块上的连接垫48。
相比于以焊线导接半导体芯片与连接垫的结构，利用凸块的覆晶技术能够进一步缩短半导体芯片与连接垫间的电性连接路径，更能确保半导体芯片与连接垫间的电性连接质量。再者，半导体芯片的非作用面能够选择性地外露出用以包覆半导体芯片的第二胶体，以使半导体芯片工作产生的热量能够通过该外露的非作用面有效散逸至外界，进而改善半导体封装件的散热效率。
第三实施例
请参阅图5A至图5C，其为本发明的无载具的半导体封装件及其制造方法的第三实施例的示意图。
本实施例与第一实施例大致相同，主要差异在于还包括增层迹线的制备。
首先，根据图3A至图3F的步骤，在金属载板30第一表面形成多个凹槽301及相对的金属块302，于该凹槽301中填充第一胶体35a，并使该金属块302外露出该第一胶体35a后，全面于该第一胶体35a及金属块302上表面以无电解电镀或溅镀等方式形成如薄铜的导电层37。接着，于该导电层37上形成一图案化第三阻层31c，使该图案化第三阻层31c形成有多个开口310c以定义出导电迹线及芯片垫位置，接着利用电镀方式于该第三阻层开口310c中形成一例如铜的金属层38a，再于该金属层38a上形成一抗氧化层38b，例如，电镀银的镀层或以浸泡方式于该金属层38a上覆盖有机可焊保护膜，以构成一连接垫38。接着，移除第三阻层31c，并蚀刻移除先前为该第三阻层所覆盖的导电层37。
进一步参阅图5A，于该第一胶体35a及连接垫38上形成第二胶体35b，且该第二胶体35b外露各该连接垫38的部分。
如图5B所示，再参照图3A至图3F的制造方法步骤，于该第二胶体35b及外露的部分连接垫38上形成增层迹线51，并于该增层迹线51终端覆盖如银层或有机可焊保护膜的镀层53。
如图5C所示，将半导体芯片55通过焊线57电性连接至该增层迹线51上的镀层53；于该第二胶体35b上形成包覆该半导体芯片55及该增层迹线51的第三胶体59；以及移除该金属载板30第二表面30b的部分金属载板30，以外露出该金属块302及第一胶体35a下表面。其后步骤即如前述实施例所述，接着进行植球、切单等作业，以形成一具有导电迹线的低成本的无载具的半导体封装件。
此外，本实施例中，如图5A’至图5C’所示，还可包括在形成连接垫38之前，于该第一胶体35a上表面形成外露该金属块302的缓冲层39，其中，该缓冲层的材质为苯并环丁烯或聚酰亚胺。如此可使第一胶体35a及金属块302的表面平坦化，并释放导电层37、连接垫38与第一胶体35a之间的应力。该缓冲层39的形成如图3D’及图3E’所示，故不再赘述。根据前述制造方法所得的无载具的半导体封装件，包括：多个金属块302，彼此间隔设置；具有相对的上表面及下表面的第一胶体35a，包覆该多个金属块302的侧面，且令各该金属块302的上下端面分别外露出该第一胶体35a的上表面及下表面；连接垫38，设于该金属块302上，且与该金属块302电性耦合；第二胶体35b，形成于该第一胶体35a及连接垫38上，且外露各该连接垫38的部分；增层迹线51，形成于外露的部分连接垫38及其周围的第二胶体35b上；镀层53，覆盖于该增层迹线51终端；半导体芯片55，电性连接至该增层迹线51上的镀层53；以及第三胶体59，设于该第二胶体35b上表面上且包覆该半导体芯片55及该增层迹线51。
在如图5A’至图5C’所示的形成有缓冲层的制造方法中，所得的半导体封装件还可包括缓冲层39，形成并夹置于该第一胶体35a与该连接垫38及第二胶体35b之间，并露出该金属块302，其中，该缓冲层的材质为苯并环丁烯或聚酰亚胺。
但是以上所述仅用以说明本发明的具体实施例而已，并非用以限定本发明的可实施范围，凡是本领域技术人员在未脱离本发明所指示的精神与原理下所完成的一切等效改变或修饰，仍应皆由权利要求所涵盖。

Claims (44)

1.一种无载具的半导体封装件的制造方法，包括：
制备一具有相对的第一表面及第二表面的金属载板，使该金属载板的第一表面具有相对的凹槽及金属块；
于该凹槽中填充第一胶体，并外露出该金属块上表面；
于该金属块上形成一连接垫，并使该连接垫与该金属块电性耦合；
将半导体芯片电性连接至该金属块上的连接垫；
于该金属载板第一表面上形成包覆该半导体芯片及连接垫的第二胶体；以及
移除该金属载板第二表面的金属载板部分，以外露出该金属块及第一胶体下表面。
2.根据权利要求1所述的无载具的半导体封装件的制造方法，还包括于该金属块下表面植设焊球及进行切单作业。
3.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该具有凹槽及金属块的金属载板的制造方法包括：
提供一金属载板，该金属载板具有相对的第一表面及第二表面，以在该金属载板第一表面上形成图案化的第一阻层，并于该金属载板第二表面上覆盖第二阻层；以及
利用半蚀刻工艺移除未被该第一阻层覆盖的部分金属载板，从而在该金属载板第一表面形成多个凹槽及相对的金属块。
4.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该第一胶体选自封装化合物或焊料阻层。
5.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该连接垫包括金属层及覆盖于该金属层上的抗氧化层。
6.根据权利要求5所述的无载具的半导体封装件的制造方法，其特征在于，该金属层为铜层。
7.根据权利要求5所述的无载具的半导体封装件的制造方法，其特征在于，该抗氧化层为银层或有机可焊保护膜。
8.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该连接垫的制造方法包括：
在该第一胶体及金属块上表面形成导电层；
于该导电层上覆盖第三阻层，并令该第三阻层形成有多个开口，其中，该开口位置对应该金属块位置，且该开口面积大于对应的金属块的截面积；
于该第三阻层开口中形成金属层，再于该金属层上覆盖抗氧化层，以构成连接垫；以及
移除该第三阻层及被该第三阻层所覆盖的导电层。
9.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该连接垫的制造方法包括：
在该第一胶体及金属块上表面形成导电层；
于该导电层上覆盖第三阻层，并令该第三阻层形成有多个开口，其中，该开口位置对应该金属块位置，且该开口面积大于对应的金属块的截面积；
于该第三阻层开口中形成一金属层；
移除该第三阻层及被该第三阻层所覆盖的导电层；以及
于该金属层上覆盖抗氧化层，以构成连接垫。
10.根据权利要求8或9所述的无载具的半导体封装件的制造方法，其特征在于，该连接垫的制造方法还包括在形成导电层之前，于该第一胶体及金属块上表面形成外露该金属块的缓冲层。
11.根据权利要求10所述的无载具的半导体封装件的制造方法，其特征在于，该缓冲层的材质为苯并环丁烯或聚酰亚胺。
12.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该连接垫的平面尺寸大于金属块的截面积，使该连接垫及金属块构成T型结构。
13.一种无载具的半导体封装件的制造方法，包括：
制备一具有相对的第一表面及第二表面的金属载板，使该金属载板第一表面具有相对的凹槽及金属块；
于该凹槽中填充第一胶体，并外露出该金属块上表面；
于该金属块上形成一连接垫，并使该连接垫与该金属块电性耦合；
于该第一胶体及连接垫上形成第二胶体，且该第二胶体外露各该连接垫的部分；
于该第二胶体及外露的部分连接垫上形成增层迹线；
于该增层迹线终端覆盖镀层；
将半导体芯片电性连接至该增层迹线上的镀层；
于该第二胶体上形成包覆该半导体芯片及该增层迹线的第三胶体；以及
移除该金属载板第二表面的部分金属载板，以外露出该金属块及第一胶体下表面。
14.根据权利要求13所述的无载具的半导体封装件的制造方法，还包括于该金属块下表面植设焊球及进行切单作业。
15.根据权利要求13所述的无载具的半导体封装件的制造方法，其特征在于，该具有凹槽及金属块的金属载板的制造方法包括：
提供一金属载板，该金属载板具有相对的第一表面及第二表面，以在该金属载板第一表面上形成图案化的第一阻层，并于该金属载板第二表面上覆盖第二阻层；以及
利用半蚀刻工艺移除未被该第一阻层覆盖的部分金属载板，从而在该金属载板第一表面形成多个凹槽及相对的金属块。
16.根据权利要求13所述的无载具的半导体封装件的制造方法，其特征在于，该第一胶体选自封装化合物或焊料阻层。
17.根据权利要求13所述的无载具的半导体封装件的制造方法，其特征在于，该连接垫包括金属层及覆盖于该金属层上的抗氧化层。
18.根据权利要求17所述的无载具的半导体封装件的制造方法，其特征在于，该金属层为铜层。
19.根据权利要求17所述的无载具的半导体封装件的制造方法，其特征在于，该抗氧化层为银层或有机可焊保护膜。
20.根据权利要求13所述的无载具的半导体封装件的制造方法，还包括在形成该连接垫之前，于该第一胶体上表面形成外露该金属块的缓冲层。
21.根据权利要求20所述的无载具的半导体封装件的制造方法，其特征在于，该缓冲层的材质为苯并环丁烯或聚酰亚胺。
22.根据权利要求13所述的无载具的半导体封装件的制造方法，其特征在于，该连接垫的制造方法包括：
在该第一胶体及金属块上表面形成导电层；
于该导电层上覆盖第三阻层，并令该第三阻层形成有多个开口，其中，该开口位置对应该金属块位置，且该开口面积大于对应的金属块的截面积；
于该第三阻层开口中形成金属层，再于该金属层上覆盖抗氧化层，以构成连接垫；以及
移除该第三阻层及被该第三阻层所覆盖的导电层。
23.根据权利要求13所述的无载具的半导体封装件的制造方法，其特征在于，该连接垫的制造方法包括：
在该第一胶体及金属块上表面形成导电层；
于该导电层上覆盖第三阻层，并令该第三阻层形成有多个开口，其中，该开口位置对应该金属块位置，且该开口面积大于对应的金属块的截面积；
于该第三阻层开口中形成一金属层；
移除该第三阻层及被该第三阻层所覆盖的导电层；以及
于该金属层上覆盖抗氧化层，以构成连接垫。
24.根据权利要求13所述的无载具的半导体封装件的制造方法，其特征在于，该连接垫的平面尺寸大于金属块的截面积，使该连接垫及金属块构成T型结构。
25.根据权利要求13所述的无载具的半导体封装件的制造方法，其特征在于，该镀层为银层或有机可焊保护膜。
26.一种无载具的半导体封装件，包括：
多个金属块，彼此间隔设置；
具有相对的上表面及下表面的第一胶体，包覆该多个金属块的侧面，且令各该金属块的上下端面分别外露出该第一胶体的上表面及下表面；
连接垫，设于该金属块上，且与该金属块电性耦合；
半导体芯片，电性连接至该金属块上的连接垫；以及
第二胶体，设于该第一胶体上且包覆该半导体芯片及连接垫。
27.根据权利要求26所述的无载具的半导体封装件，还包括有形成于该金属块下表面的焊球。
28.根据权利要求26所述的无载具的半导体封装件，其特征在于，该第一胶体选自封装化合物或焊料阻层。
29.根据权利要求26所述的无载具的半导体封装件，其特征在于，该连接垫包括金属层及覆盖于该金属层上的抗氧化层。
30.根据权利要求29所述的无载具的半导体封装件，其特征在于，该金属层为铜层。
31.根据权利要求29所述的无载具的半导体封装件，其特征在于，该抗氧化层为银层或有机可焊保护膜。
32.根据权利要求26所述的无载具的半导体封装件，其中，该连接垫的平面尺寸大于该金属块的截面积，使该连接垫及金属块构成T型结构。
33.根据权利要求26所述的无载具的半导体封装件，还包括缓冲层，形成并夹置于该第一胶体与该连接垫及第二胶体之间，并露出该金属块的部分。
34.根据权利要求33所述的无载具的半导体封装件，其特征在于，该缓冲层的材质为苯并环丁烯或聚酰亚胺。
35.一种无载具的半导体封装件，包括：
多个金属块，彼此间隔设置；
具有相对的上表面及下表面的第一胶体，包覆该多个金属块的侧面，且令各该金属块的上下端面分别外露出该第一胶体的上表面及下表面；
连接垫，设于该金属块上，且与该金属块电性耦合；
第二胶体，形成于该第一胶体及连接垫上，且外露各该连接垫的部分；
增层迹线，形成于该第二胶体及外露的部分连接垫上；
镀层，覆盖于该增层迹线终端；
半导体芯片，电性连接至该增层迹线上的镀层；以及
第三胶体，设于该第二胶体上表面上且包覆该半导体芯片及该增层迹线。
36.根据权利要求35所述的无载具的半导体封装件，还包括有形成于该金属块下表面的焊球。
37.根据权利要求35所述的无载具的半导体封装件，其特征在于，该第一胶体选自封装化合物或焊料阻层。
38.根据权利要求35所述的无载具的半导体封装件，其特征在于，该连接垫包括金属层及覆盖于该金属层上的抗氧化层。
39.根据权利要求38所述的无载具的半导体封装件，其特征在于，该金属层为铜层。
40.根据权利要求38所述的无载具的半导体封装件，其特征在于，该抗氧化层为银层或有机可焊保护膜。
41.根据权利要求35所述的无载具的半导体封装件，其特征在于，该连接垫的平面尺寸大于该金属块的截面积，使该连接垫及金属块构成T型结构。
42.根据权利要求35所述的无载具的半导体封装件，还包括缓冲层，形成并夹置于该第一胶体与该连接垫及第二胶体之间，并露出该金属块。
43.根据权利要求42所述的无载具的半导体封装件，其特征在于，该缓冲层的材质为苯并环丁烯或聚酰亚胺。
44.根据权利要求35所述的无载具的半导体封装件，其特征在于，该镀层为银层或有机可焊保护膜。
CN2010102368448A 2010-07-23 2010-07-23 无载具的半导体封装件及其制造方法 Active CN102339762B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2010102368448A CN102339762B (zh) 2010-07-23 2010-07-23 无载具的半导体封装件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2010102368448A CN102339762B (zh) 2010-07-23 2010-07-23 无载具的半导体封装件及其制造方法

Publications (2)

Publication Number Publication Date
CN102339762A true CN102339762A (zh) 2012-02-01
CN102339762B CN102339762B (zh) 2013-09-04

Family

ID=45515413

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010102368448A Active CN102339762B (zh) 2010-07-23 2010-07-23 无载具的半导体封装件及其制造方法

Country Status (1)

Country Link
CN (1) CN102339762B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990268A (zh) * 2015-01-30 2016-10-05 矽品精密工业股份有限公司 电子封装结构及其制法
CN106206336A (zh) * 2014-08-13 2016-12-07 胡志良 电路元件的封装方法及其制品
CN106328624A (zh) * 2015-07-01 2017-01-11 艾马克科技公司 制造具有多层囊封的传导基板的半导体封装的方法及结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US20050287710A1 (en) * 2004-06-29 2005-12-29 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package and method for manufacturing the same
CN101252096A (zh) * 2007-11-16 2008-08-27 日月光半导体制造股份有限公司 芯片封装结构以及其制作方法
CN101740407A (zh) * 2008-11-25 2010-06-16 三星电子株式会社 四方扁平无外引脚封装结构的封装工艺

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US20050287710A1 (en) * 2004-06-29 2005-12-29 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package and method for manufacturing the same
CN101252096A (zh) * 2007-11-16 2008-08-27 日月光半导体制造股份有限公司 芯片封装结构以及其制作方法
CN101740407A (zh) * 2008-11-25 2010-06-16 三星电子株式会社 四方扁平无外引脚封装结构的封装工艺

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206336A (zh) * 2014-08-13 2016-12-07 胡志良 电路元件的封装方法及其制品
CN105990268A (zh) * 2015-01-30 2016-10-05 矽品精密工业股份有限公司 电子封装结构及其制法
CN105990268B (zh) * 2015-01-30 2020-04-07 矽品精密工业股份有限公司 电子封装结构及其制法
CN106328624A (zh) * 2015-07-01 2017-01-11 艾马克科技公司 制造具有多层囊封的传导基板的半导体封装的方法及结构

Also Published As

Publication number Publication date
CN102339762B (zh) 2013-09-04

Similar Documents

Publication Publication Date Title
CN207781575U (zh) 经封装的电子装置
US7638879B2 (en) Semiconductor package and fabrication method thereof
CN101375382B (zh) 半导体器件封装及其制造方法
US9190296B2 (en) Fabrication method of semiconductor package without chip carrier
US9418940B2 (en) Structures and methods for stack type semiconductor packaging
TWI286375B (en) Leadless semiconductor package with electroplated layer embedded in encapsulant and the method for fabricating the same
US7564137B2 (en) Stackable integrated circuit structures and systems devices and methods related thereto
TWI427716B (zh) 無載具之半導體封裝件及其製法
US8487424B2 (en) Routable array metal integrated circuit package fabricated using partial etching process
CN102446882B (zh) 一种半导体封装中封装系统结构及制造方法
KR102054385B1 (ko) 수지 봉지형 반도체 장치 및 그 제조 방법
US8304268B2 (en) Fabrication method of semiconductor package structure
US8330267B2 (en) Semiconductor package
US8309401B2 (en) Method of manufacturing non-leaded package structure
TWI404175B (zh) 具電性連接結構之半導體封裝件及其製法
CN102446775B (zh) 无载具的半导体封装件及其制造方法
CN102339762B (zh) 无载具的半导体封装件及其制造方法
CN102412225A (zh) Bga半导体封装及其制造方法
CN101894811A (zh) 具有散热块外露的四面扁平封装结构、电子组装体与制程
CN110890284A (zh) 一种芯片堆叠封装结构及其工艺方法
CN106298749B (zh) 发光二极管、电子器件及其制作方法
CN101378023A (zh) 半导体封装件及其制法
CN114864526A (zh) 半导体封装结构及半导体封装方法
KR19990030504A (ko) 집적 회로 패키지용 리드프레임 및 그의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant