CN104952857B - 一种无载体的半导体叠层封装结构 - Google Patents

一种无载体的半导体叠层封装结构 Download PDF

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Abstract

本发明提供了一种无载体的半导体叠层封装结构。该结构包括：第一金属框架引脚，第一芯片，第一焊线、第一金属片和第二金属框架引脚，第二芯片，第二焊线、第二金属片。第一金属片的上方设置助焊剂，与第二芯片连接。第一芯片通过第一框架的第一引脚和第一金属片形成电路的连通，第二芯片通过第二框架的第一引脚、第二金属片和第一框架的其他引脚形成电路的连通。本发明构成了一种更为实用的无载体的半导体叠层封装结构。缩小了产品尺寸，节省了生产成本，简化了生产流程，提高产品的良率，保证产品的可靠性。在提高产品封装良率、降低生产成本、缩小产品尺寸的同时满足了大功率、高能耗、高散热产品的性能要求。

Description

一种无载体的半导体叠层封装结构
技术领域
本发明涉及一种半导体叠层封装结构，确切的说是一种无载体的半导体叠层封装结构。
背景技术
PoP(Package on Package)叠层技术的出现更加模糊了一级封装与二级装配之间的界线，在大大提高逻辑运算功能和存储空间的同时，也为终端用户提供了自由选择器件组合的可能，生产成本也得以更有效的控制。对于3G手机，PoP无疑是一个值得考虑的优选方案。随着小型化高密度封装的出现，对高速与高精度封装的要求变得更加关键。在半导体的叠层封装过程中，焊接技术核心是将芯片的栅极和圆区与框架引脚通过焊线或是植球的工艺焊接，构成电路的连通。特别是在应用于大功率产品的封装件中，焊接工艺的可靠性及电热性能尤为重要。传统的焊线焊接和植球焊接技术对工艺的实现有较高要求。
为了不断适应市场对于大功率产品的需求，叠层封装件的可靠性、功率、散热等性能要求也需逐渐提高，封装件的金属片桥接封装技术更显得尤为重要。金属片材质通常为铜或铝，表层布有电路，连接芯片和框架引脚的引脚，构成电路的连通，采用金属片代替焊线或植球焊接的技术为桥接焊接技术。金属片桥接封装技术相较焊线焊接以及植球焊接更能满足产品的大功率、高能耗的要求。此外，使用金属片桥接技术更可以有效得降低产品的厚度，缩小产品体积，适用于电子产品更小、更薄的发展趋势。
但是由于PoP叠层技术只是封装体的叠层封装，并非芯片的叠层封装，封装体的高度很高，降低封装体的整体高度难以降低，局限了PoP技术的应用范围，而现有技术并没有解决这一实际问题。另一方面，在产品的实际运作过程中，产品内部会产生大量的热量，产品内部温度增高。传统半导体封装体的主要散热途径为向上散热或向下散热，但传统封装体上方有塑封料，下方有载体，会降低封装体本身的散热性能。产品向外散热性能不良会导致产品内部温度过高，产品会有功能不良、甚至失效的风险。此外，现有的金属片桥接技术，也存在一定缺陷。例如，芯片的每一个焊栅极和圆区如果只使用一个金属片桥接，就会造成芯片电源短路，芯片功能失效。若使用两个金属片桥接，就需要分别制作不同尺寸及大小的两个或多个金属片，一个金属片焊接芯片正面的栅极和框架的第一引脚，另一个金属片焊接芯片正面的圆区和框架的其他引脚。并且以每颗产品为单位桥接，焊接工艺难度较大，产品生产周期较长。
综上所述，传统的叠层封装结构不能在提高产品封装良率、降低生产成本的同时满足低产品高度、高散热的要求。
发明内容
为克服现有技术中存在的上述问题，本发明提供了一种无载体的半导体叠层结构，包括第一金属框架引脚，第一芯片，第一焊线、第一金属片和第二金属框架引脚，第二芯片，第二焊线、第二金属片。第一金属框架的第一引脚与第一芯片正面的栅极通过第一焊线连接，第一金属框架的其他引脚与第一芯片正面的圆区通过第一金属片连接，第一芯片正面的圆区和第一金属框架的其他引脚设置有助焊剂，第一金属片放置的位置与第一金属框架的位置相对应，覆盖在第一芯片正面以及第一金属框架的其他引脚之上并与之桥接。产品塑封后，去除第一金属框架的载体部分，只保留引脚部分，并去除第一金属片上方的塑封料，露出第一金属片。第二金属框架的第一引脚与第二芯片正面的栅极通过第二焊线连接，第二金属框架的其他引脚与第二芯片正面的圆区通过第二金属片连接，第二芯片正面的圆区和第二金属框架的其他引脚设置有助焊剂，第二金属片放置的位置与第二金属框架的位置相对应，覆盖在第二芯片正面以及第二金属框架的其他引脚之上并与之桥接。产品塑封后，去除第二金属框架的载体部分，只保留引脚部分，并去除第二金属片上方的塑封料，露出第二金属片。第一金属片的上方设置助焊剂，与第二芯片连接。第一金属框架其他引脚上方设置助焊剂，与第二框架的第一引脚连接。第一芯片通过第一框架的第一引脚和第一金属片形成电路的连通，第二芯片通过第二框架的第一引脚、第二金属片和第一框架的其他引脚形成电路的连通。
优选地，金属框架材质为铜、铝、银或合金。
进一步，第一芯片的栅极与第一框架的第一引脚连接，第一焊线直接连接第一芯片的栅极和第一框架的第一引脚。
进一步地，第一金属片的下方设置有第一强介电材料。在第一金属片的下方(即与第一芯片连接的一面)涂覆第一强介电材质，根据第一金属片需要涂强介电材质的位置，做带有图形的模具，模具上的开口即为需要涂第一强介电材质的区域。将模具盖在金属片上方，然后刷一层第一强介电材料，即在第一金属片表面形成第一介电层，金属片的材质为铜、铝等金属。
更进一步地，第一金属片与第一芯片的圆区和第一金属框架的其他引脚连接，第一金属片位置在第一芯片和第一金属框架的引脚之上。在第一芯片表面的圆区和第一金属框架的其他引脚上面刷助焊剂，然后把第一金属片盖在第一芯片和第一金属框架的其他引脚上面，位置与第一芯片和第一金属框架的其他引脚位置相对应，回流焊后，第一金属片、第一芯片和第一金属框架即构成桥接结构。
再进一步地，对第一封装体进行塑封，产品塑封后，去除第一金属框架的载体部分，只保留引脚部分，并去除第一金属片上方的塑封料，露出第一金属片。
再进一步，第二芯片的栅极与第二框架的第二引脚连接，第二焊线直接连接第二芯片的栅极和第二框架的第一引脚。
再进一步地，第二金属片的下方设置有第二强介电材料。在第二金属片的下方(即与第二芯片连接的一面)涂覆第二强介电材质，根据第二金属片需要涂强介电材质的位置，做带有图形的模具，模具上的开口即为需要涂第一强介电材质的区域。将模具盖在金属片上方，然后刷一层第二强介电材料，即在第二金属片表面形成第二介电层，金属片的材质为铜、铝等金属。
更进一步地，第二金属片与第二芯片的圆区和第二金属框架的其他引脚连接，第二金属片位置在第二芯片和第二金属框架的引脚之上。在第二芯片表面的圆区和第二金属框架的其他引脚上面刷助焊剂，然后把第二金属片盖在第二芯片和第二金属框架的其他引脚上面，位置与第二芯片和第二金属框架的其他引脚位置相对应，回流焊后，第二金属片、第二芯片和第二金属框架即构成桥接结构。
再进一步地，对第二封装体进行塑封，产品塑封后，去除第二金属框架的载体部分，只保留引脚部分，并去除第二金属片上方的塑封料，露出第二金属片。
再进一步地，在第一金属片和第一框架的其他引脚上方设置助焊剂，第一金属片与第二芯片背面通过助焊剂连接，第一金属框架的其他引脚通过助焊剂与第二金属框架的第一引脚连接。
优选地，第一金属框架的材质为铜、银或合金等金属。第一焊线的材质为金、铜、合金等金属，第一金属片材质为铜、铝等金属，形状为平板状。
与现有技术相比，本发明法的有益效果是：第一金属框架引脚，第一芯片，第一焊线、第一金属片和第二金属框架引脚，第二芯片，第二焊线、第二金属片，构成了一种更为实用的无载体的半导体叠层封装结构。而去除金属框架的额载体部分，缩小了产品尺寸，节省了生产成本，简化了生产流程，提高产品的良率，保证产品的可靠性。无载体的半导体叠层封装结构使产品的导热性能大幅提高，而产品高度的直接降低也使该无载体的半导体叠层封装结构在终端产品中的应用更为广泛，本发明相比传统的叠层封装结构，在提高产品封装良率、降低生产成本、缩小产品尺寸的同时满足了大功率、高能耗、高散热产品的性能要求。
附图说明
图1为第一金属框架示意图
图2为第一芯片背面与第一金属框架粘接后结构示意图
图3为栅极与引脚连接后结构示意图
图4为图3中单独引脚焊线焊接部分放大图
图5为倒打线焊接工艺单独引脚焊接顺序图
图6为粘接第一金属片6后的结构剖面图
图7为第一塑封体塑封后结构示意图
图8为产品去除载体和底部助焊剂后结构示意图
图9为第二金属框架示意图
图10为第二芯片背面与第二金属框架粘接后结构示意图
图11为栅极与引脚连接后结构示意图
图12为图12中单独引脚焊线焊接部分放大图
图13为倒打线焊接工艺单独引脚焊接顺序图
图14为粘接第二金属片13后的结构剖面图
图15为第二塑封体塑封后结构示意图
图16为产品去除载体和底部助焊剂后结构示意图
图17为无载体的半导体叠层封装结构示意图
图18为第一芯片与第一金属框架粘接后结构示意图
图19为第二芯片与第二金属框架粘接后结构示意图
具体实施方式
以下结合附图和实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
在本发明的第一实施方式中，提供了一种双面散热的无载体半导体封装结构。该结构包括：第一金属框架引脚，第一芯片，第一焊线、第一金属片和第二金属框架引脚，第二芯片，第二焊线、第二金属片。第一金属框架的第一引脚与第一芯片正面的栅极通过第一焊线连接，第一金属框架的其他引脚与第一芯片正面的圆区通过第一金属片连接，第一芯片正面的圆区和第一金属框架的其他引脚设置有助焊剂，第一金属片放置的位置与第一金属框架的位置相对应，覆盖在第一芯片正面以及第一金属框架的其他引脚之上并与之桥接。然后对第一封装体进行塑封，产品塑封后，去除第一金属框架的载体部分，只保留引脚部分，并去除第一金属片上方的塑封料，露出第一金属片。第二金属框架的第一引脚与第二芯片正面的栅极通过第二焊线连接，第二金属框架的其他引脚与第二芯片正面的圆区通过第二金属片连接，第二芯片正面的圆区和第二金属框架的其他引脚设置有助焊剂，第二金属片放置的位置与第二金属框架的位置相对应，覆盖在第二芯片正面以及第二金属框架的其他引脚之上并与之桥接。再对第二封装体进行塑封，塑封后，去除第二金属框架的载体部分，只保留引脚部分，并去除第二金属片上方的塑封料，露出第二金属片。第一金属片的上方设置助焊剂，与第二芯片连接。第一金属框架其他引脚上方设置助焊剂，与第二框架的第一引脚连接。第一芯片通过第一框架的第一引脚和第一金属片形成电路的连通，第二芯片通过第二框架的第一引脚、第二金属片和第一框架的其他引脚形成电路的连通。
如图1所示，图1为第一金属框架示意图。该金属框架1的引脚高度明显高于传统引脚的高度，本实施例中的引脚高度大于芯片厚度，金属框架1材质为铜、铝、银或合金等金属。本发明的高引脚金属框架1设计并不限于本实施例。
第一芯片3的背面与第一金属框架1粘接。如附图2所示，图2为第一芯片背面与第一金属框架粘接后结构示意图，2是第一助焊剂，3是第一芯片。在第一金属框架1上粘接第一芯片3，第一金属框架1与第一芯片3的背面通过第一助焊剂2粘接。具体地，先在第一金属框架1表面刷一层助焊剂2，然后将第一芯片3置于第一金属框架1上，经过回流焊，第一芯片3背面即与第一金属框架1粘接。
第一芯片3正面的栅极与第一金属框架1的第一引脚焊接。第一芯片表面的压区分为栅极及圆区，栅极为电源端，区为其他功能区。在本发明中，第一焊线焊接指栅极通过第一焊线与第一金属框架的第一引脚焊接，圆区焊接指圆区通过第一金属片与其他引脚桥接。如图3所示，图3为栅极与引脚连接后结构示意图，第一芯片3的栅极(图中未示出)通过第一焊线4与第一金属框架1的引脚焊接。如图4所示，图4为图3中单独引脚焊线焊接部分放大图，a焊点为芯片的栅极，b焊点为金属框架1引脚上的焊点。本发明使用倒打线的工艺将a焊点与b焊点焊接。本发明中，采用倒打线的方式焊接焊线，如图5所示，图5为倒打线焊接工艺单独引脚焊接顺序图，在倒打线工艺中，先焊接b焊点，然后拉出线段①后打弯，拉出线段②后打弯，再拉出线段③后打弯，再焊接a焊点。采用倒打线的工艺，与传统打线方式相比，可以有效降低焊线的弧高，解决了焊线焊接与金属片桥接相结合产品高度较大的工艺难题，避免了产品焊接后焊线与金属片触碰发生的短路，提高产品的良率，保证产品的可靠性，也进一步降低金属片桥接的工艺难度，保证了后续金属片桥接工序的顺利进行，产品的可靠性得到保证。本领域技术人员应当知晓，在实际生产中焊线的线弧线型并不限于本实施例，本实施例仅对焊线的焊接顺序做了说明。
第一芯片3圆区与第一金属框架1的其他引脚桥接。如图6所示，图6为粘接第一金属片6后的结构剖面图。5是第一强介电材料，6是第一金属片。在本步骤中，先在第一金属片的下面涂一层第一强介电材料5。然后在第一芯片3的上面和第一金属框架1的其他引脚上面涂一层第一助焊剂2，再把第一金属片6盖在第一芯片3的正面的圆区与第一金属框架1的其他引脚上，第一金属片6的放置位置与第一金属框架1的位置相对应，覆盖在所述第一芯片3正面以及所述第一金属框架1的其他引脚之上，不覆盖已与晶圆表面的栅极焊接的引脚。同时在第一框架1的剩余引脚1-1上覆盖另一金属片6-1。第一金属片6和6-1断开，无相互连接。再进行回流焊，第一金属片6和6-1即与第一芯片3和第一金属框架1各引脚完成桥接。第一金属片6、第一芯片3、第一焊线4以及第一金属框架1共同构成电路的连通。
再进一步，对产品进行塑封，如图7，图7为第一塑封体塑封后结构示意图。在第一金属片6与第一芯片3的圆区和第一金属框架1的各引脚桥接之后，对整个产品进行塑封，7为第一塑封体。
更进一步地，去除第一金属框架1的载体部分。如图8，图8为产品去除载体和底部助焊剂后结构示意图。
如图9所示，图9为第二金属框架示意图。该金属框架1的引脚高度明显高于传统引脚的高度，本实施例中的引脚高度大于芯片厚度，金属框架1材质为铜、铝、银或合金等金属。本发明的高引脚金属框架1设计并不限于本实施例。
第二芯片10的背面与第二金属框架8粘接。如附图10所示，图10为第二芯片背面与第二金属框架粘接后结构示意图，9是第一助焊剂，10是第一芯片。在第二金属框架8上粘接第二芯片10，第二金属框架8与第二芯片10的背面通过第二助焊剂9粘接。具体地，先在第二金属框架8表面刷一层助焊剂9，然后将第二芯片10置于第二金属框架8上，经过回流焊，第二芯片10背面即与第二金属框架8粘接。
第二芯片10正面的栅极与第二金属框架8的第一引脚焊接。第二芯片表面的压区分为栅极及圆区，栅极为电源端，区为其他功能区。在本发明中，第二焊线焊接指栅极通过第二焊线与第二金属框架的第一引脚焊接，圆区焊接指圆区通过第二金属片与其他引脚桥接。如图11所示，图11为栅极与引脚连接后结构示意图，第二芯片9的栅极(图中未示出)通过第二焊线11与第二金属框架8的引脚焊接。如图12所示，图12为图11中单独引脚焊线焊接部分放大图，a焊点为芯片的栅极，b焊点为金属框架1引脚上的焊点。本发明使用倒打线的工艺将a焊点与b焊点焊接。本发明中，采用倒打线的方式焊接焊线，如图13所示，图13为倒打线焊接工艺单独引脚焊接顺序图，在倒打线工艺中，先焊接b焊点，然后拉出线段①后打弯，拉出线段②后打弯，再拉出线段③后打弯，再焊接a焊点。采用倒打线的工艺，与传统打线方式相比，可以有效降低焊线的弧高，解决了焊线焊接与金属片桥接相结合产品高度较大的工艺难题，避免了产品焊接后焊线与金属片触碰发生的短路，提高产品的良率，保证产品的可靠性，也进一步降低金属片桥接的工艺难度，保证了后续金属片桥接工序的顺利进行，产品的可靠性得到保证。本领域技术人员应当知晓，在实际生产中焊线的线弧线型并不限于本实施例，本实施例仅对焊线的焊接顺序做了说明。
第二芯片10圆区与第二金属框架8的其他引脚桥接。如图14所示，图14为粘接第二金属片13后的结构剖面图。12是第二强介电材料，13是第二金属片。在本步骤中，先在第二金属片的下面涂一层第二强介电材料12。然后在第二芯片10的上面和第二金属框架8的其他引脚上面涂一层第二助焊剂9，再把第二金属片13盖在第二芯片10的正面的圆区与第二金属框架8的其他引脚上，第二金属片13的放置位置与第二金属框架8的位置相对应，覆盖在所述第二芯片10正面以及所述第二金属框架8的其他引脚之上，不覆盖已与晶圆表面的栅极焊接的引脚。同时在第二框架8的剩余引脚8-1上覆盖另一金属片13-1。第二金属片13和13-1断开，无相互连接。再进行回流焊，第二金属片13和13-1即与第二芯片10和第二金属框架8各引脚完成桥接。第二金属片13、第二芯片10、第二焊线11以及第二金属框架8共同构成电路的连通。
再进一步，对产品进行塑封，如图15，图15为第二塑封体塑封后结构示意图。在第二金属片13与第二芯片10的圆区和第二金属框架8的各引脚桥接之后，对整个产品进行塑封，14为第二塑封体。
更进一步地，去除第二金属框架8的载体部分。如图16，图16为产品去除载体和底部助焊剂后结构示意图。
更进一步地，第一金属片6和6-1的上方设置助焊剂9-1，第一芯片6通过助焊剂9-1与第二芯片13连接，第一金属片6-1通过助焊剂9-1与第二金属框架8的第一引脚连接。如图17所示，图17为无载体的半导体叠层封装结构示意图。第一芯片3通过第一框架1的第一引脚和第一金属片6形成电路的连通，第二芯片10通过第二框架8的第一引脚、第二金属片和第一金属片6-1、第一框架1的剩余引脚1-1形成电路的连通。
在本发明的第二实施例中，对第一实施例进行了改进。具体地，在该实施例中，对第一实施例中第一芯片3与第一金属框架1的粘接方式进行了改进，在该实施方式中，第一金属框架1上面刷有粘片胶8；第一芯片3与第一金属框架1粘接；第一芯片3与第一金属框架1粘接后烘烤。
图18为第一芯片与第一金属框架粘接后结构示意图，1为高引脚设计的第一金属框架，15是粘片胶，3是第一芯片。在第一金属框架1上粘接第一芯片3，第一金属框架1与第一芯片3通过粘片胶15粘接。
在本发明的第三实施例中，对第一实施例进行了改进。具体地，在该实施例中，对第一实施例中第二芯片10与第二金属框架8的粘接方式进行了改进，在该实施方式中，第二金属框架8上面刷有粘片胶15；第二芯片10与第一金属框架8粘接；第二芯片10与第二金属框架8粘接后烘烤。
图19为第二芯片与第二金属框架粘接后结构示意图，8为高引脚设计的第一金属框架，15是粘片胶，10是第二芯片。在第二金属框架8上粘接第二芯片10，第二金属框架8与第二芯片10通过粘片胶15粘接。
与现有技术相比，本发明法的有益效果是：第一金属框架引脚，第一芯片，第一焊线、第一金属片和第二金属框架引脚，第二芯片，第二焊线、第二金属片，构成了一种更为实用的无载体的半导体叠层封装结构。缩小了产品尺寸，节省了生产成本，简化了生产流程，提高产品的良率，保证产品的可靠性。无载体的半导体叠层封装结构使产品的导热性能大幅提高，而产品高度的直接降低也使该无载体的半导体叠层封装结构在终端产品中的应用更为广泛，本发明相比传统的叠层封装结构，在提高产品封装良率、降低生产成本、缩小产品尺寸的同时满足了大功率、高能耗、高散热产品的性能要求。
上述说明示出并描述了本发明的优选实施例，如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (14)

1.一种无载体的半导体叠层封装结构，包括第一金属框架(1)，第一芯片(3)，第一焊线(4)，第一金属片(6)和(6-1)构成的第一封装体(7)和第二金属框架(8)，第二芯片(10)，第二焊线(11)，第二金属片(13)和(13-1)构成的第二封装体(14)，其特征在于：所述第一焊线(4)连接第一金属框架(1)的引脚和第一芯片(3)，第一金属片(6)位于第一芯片(3)之上，所述第二焊线(11)连接第二金属框架(8)的引脚和第二芯片(10)，第二金属片(13)位于第二芯片(10)之上；其中，所述第一金属框架(1)和第二金属框架(8)的载体部分去除，只保留第一金属框架(1)和第二金属框架(8)的引脚部分。
2.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，第一芯片体(3)和第二芯片(10)之间，第一金属片(6-1)和第二金属框架(8)的引脚通过助焊剂(9)连接。
3.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，第一金属框架(1)和第二金属框架(8)的引脚高度大于芯片的厚度。
4.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，所述第一金属框架(1)的引脚与第一芯片(3)正面的栅极通过第一焊线(4)连接。
5.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，所述第二金属框架(8)的引脚与第二芯片(10)正面的栅极通过第二焊线(11)连接。
6.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，所述第一芯片(3)和第一金属框架(1)的正面设置有助焊剂。
7.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，所述第二芯片(10)和第二金属框架(8)的正面设置有助焊剂。
8.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，所述第一金属片(6)放置的位置与第一金属框架(1)的位置相对应，覆盖在所述第一芯片(3)正面以及所述第一金属框架(1)的引脚之上。
9.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，所述第二金属片(13)放置的位置与第二金属框架(8)的位置相对应，覆盖在所述第二芯片(10)正面以及所述第二金属框架(8)的引脚之上。
10.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，所述第一金属片(6)和第二金属片(13)的下方设置有强介电材料。
11.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，所述第一金属片(6)通过第一助焊剂(2)所述第一金属框架(1)和第一芯片(3)连接。
12.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，所述第二金属片(13)通过第二助焊剂(9)所述第二金属框架(8)和第二芯片(10)连接。
13.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，所述第一金属片(6)和第二金属片(13)上表面露出。
14.如权利要求1所述的无载体的半导体叠层封装结构，其特征在于，所述第一金属片(6)和第二金属片(13)的形状为平板状。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107611119A (zh) * 2017-08-24 2018-01-19 杰群电子科技（东莞）有限公司 一种半导体封装器件及其加工方法及电子产品

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170103A (zh) * 2006-10-25 2008-04-30 南茂科技股份有限公司 导线架中具有汇流架的堆叠式晶片封装结构
CN101414601A (zh) * 2007-10-16 2009-04-22 力成科技股份有限公司 保护外引脚之间焊点的半导体封装堆叠组合构造
CN101752353A (zh) * 2008-12-19 2010-06-23 日月光封装测试(上海)有限公司 多芯片半导体封装构造
CN101764127A (zh) * 2008-12-23 2010-06-30 日月光封装测试(上海)有限公司 无外引脚的半导体封装体及其堆迭构造
CN101814463A (zh) * 2009-02-20 2010-08-25 雅马哈株式会社 半导体封装结构及其制造方法
CN101887885A (zh) * 2009-05-12 2010-11-17 日月光封装测试(上海)有限公司 半导体封装体的堆叠构造
CN201773840U (zh) * 2010-06-24 2011-03-23 浙江华芯科技有限公司 无邦定线的igbt功率模块
CN102044527A (zh) * 2009-10-10 2011-05-04 三星半导体(中国)研究开发有限公司 一种互叠的封装结构及其制造方法
CN202423277U (zh) * 2011-12-08 2012-09-05 金绽科技股份有限公司 堆叠式封装集成电路装置
CN103400823A (zh) * 2013-07-30 2013-11-20 华进半导体封装先导技术研发中心有限公司 包含铜柱的细间距叠层封装结构和封装方法
CN103441116A (zh) * 2013-09-11 2013-12-11 杰群电子科技（东莞）有限公司 一种半导体封装件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI227555B (en) * 2003-11-17 2005-02-01 Advanced Semiconductor Eng Structure of chip package and the process thereof
JP2009158750A (ja) * 2007-12-27 2009-07-16 Fujifilm Corp ワイヤボンディング方法及び半導体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170103A (zh) * 2006-10-25 2008-04-30 南茂科技股份有限公司 导线架中具有汇流架的堆叠式晶片封装结构
CN101414601A (zh) * 2007-10-16 2009-04-22 力成科技股份有限公司 保护外引脚之间焊点的半导体封装堆叠组合构造
CN101752353A (zh) * 2008-12-19 2010-06-23 日月光封装测试(上海)有限公司 多芯片半导体封装构造
CN101764127A (zh) * 2008-12-23 2010-06-30 日月光封装测试(上海)有限公司 无外引脚的半导体封装体及其堆迭构造
CN101814463A (zh) * 2009-02-20 2010-08-25 雅马哈株式会社 半导体封装结构及其制造方法
CN101887885A (zh) * 2009-05-12 2010-11-17 日月光封装测试(上海)有限公司 半导体封装体的堆叠构造
CN102044527A (zh) * 2009-10-10 2011-05-04 三星半导体(中国)研究开发有限公司 一种互叠的封装结构及其制造方法
CN201773840U (zh) * 2010-06-24 2011-03-23 浙江华芯科技有限公司 无邦定线的igbt功率模块
CN202423277U (zh) * 2011-12-08 2012-09-05 金绽科技股份有限公司 堆叠式封装集成电路装置
CN103400823A (zh) * 2013-07-30 2013-11-20 华进半导体封装先导技术研发中心有限公司 包含铜柱的细间距叠层封装结构和封装方法
CN103441116A (zh) * 2013-09-11 2013-12-11 杰群电子科技（东莞）有限公司 一种半导体封装件及其制造方法

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