CN107611119A - 一种半导体封装器件及其加工方法及电子产品 - Google Patents

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Abstract

本发明公开一种半导体封装器件及其加工方法及电子产品,包括芯片封装组件以及与所述芯片封装组件电连接的被动元器件，所述芯片封装组件包括相互叠合设置的第一引线框架以及第二引线框架，所述第一引线框架与所述第二引线框架之间设置有芯片，所述被动元器件通过所述第二引线框架与所述芯片封装组件电连接。本方案中将被动元器件叠加到芯片封装组件上，相对于另外设置被动元器件的情况，其可以减少对PCB面积的占用，有利于PCB面积的减小，适应了半导体元器件向轻、薄、短、小的发展趋势，更能够满足半导体的技术发展和应用需求。

Description

一种半导体封装器件及其加工方法及电子产品
技术领域
本发明涉及半导体加工技术领域，尤其涉及一种半导体封装器件及其加工方法及电子产品。
背景技术
半导体器件是导电性介于良导电体与绝缘体之间，利用半导体材料特殊电特性来完成特定功能的电子器件，可用来产生、控制、接收、变换、放大信号和进行能量转换。
随着技术的发展电子产品小型化多功能化已经成为主要的发展方向，而将电子产品小型化，其内部器件的小型化是必不可少的，只有将内部电子器件进行小型化设计才能够保证电子产品体积越来越小，相同体积的电子产品上集成更多的功能，从而满足更多用户的需求。半导体产品作为电子产品中必不可少的组成部分，对其进行小型化设计对电子产品的小型化发展具有重大的意义。
发明内容
本发明的一个目的在于：提供一种半导体封装器件，其结构紧凑、体积小更利于产品小型化发展。
本发明的另一个目的在于：提供一种半导体器件的加工方法，通过该方法可以加工出更小型化的半导体器件。
本发明的再一个目的在于：提供一种电子产品，其采用的半导体器件体积更小，利于小型化发展，相同的体积下具有更大的产品设计空间，可集成更多的元器件，实现更多的功能。
为达上述目的，本发明采用以下技术方案：
提供一种半导体封装器件，包括芯片封装组件以及与所述芯片封装组件电连接的被动元器件，所述芯片封装组件包括相互叠合设置的第一引线框架以及第二引线框架，所述第一引线框架与所述第二引线框架之间设置有芯片，所述被动元器件通过所述第二引线框架与所述芯片封装组件电连接。
作为所述的半导体封装器件的一种优选技术方案，所述芯片封装组件具有位于所述第一引线框架一侧的下封装表面以及位于所述第二引线框架一侧的上封装表面，所述上封装表面与所述第二引线框架的上表面齐平，以使所述第二引线框架的上表面外露形成第一芯片封装出脚面，所述被动元器件通过所述第一芯片封装出脚面与所述第二引线框架电连接。
作为所述的半导体封装器件的一种优选技术方案，所述下封装表面与所述第一引线框架的下表面齐平，以使所述第一引线框架的下表面外露形成第二芯片封装出脚面，所述第二芯片封装出脚面用于连接所述芯片封装组件与PCB。
作为所述的半导体封装器件的一种优选技术方案，所述第一引线框架上设置有若干第一溶胶槽，所述第二引线框架上设置有若干第二溶胶槽，所述第一溶胶槽与所述第二溶胶槽之间全部或部分相互连通，以使所述第一溶胶槽与所述第二溶胶槽以及之间的通过封装胶实现封装连接。
作为所述的半导体封装器件的一种优选技术方案，所述第一引线框架具有芯片支座以及设置在所述芯片支座周部的若干第一框架连接脚，所述芯片设置在所述芯片支座上，所述第二引线框架与所述芯片支座相对应的位置呈镂空结构，所述第二引线框架的高度大于所述芯片的高度。
作为所述的半导体封装器件的一种优选技术方案，所述第二引线框架在所述镂空结构的周部具有第二框架连接脚，所述第一引线框架与所述第二引线框架通过第一框架连接脚和第二框架连接脚电连接。
另一方面，提供一种如上所述的半导体结构的加工方法，包括提供第二引线框架外露的芯片封装组件以及被动元器件，将所述被动元器件与外露的所述第二引线框架焊接连接。
作为所述的半导体结构的加工方法的一种优选技术方案，具体包括以下步骤：
步骤S1、焊接芯片，提供具有芯片支座的第一引线框架，在所述芯片支座上焊接芯片，并保证所述芯片位于所述第一引线框架中部的芯片支座上；
步骤S2、焊接第二引线框架，提供对应所述芯片位置呈镂空结构的第二引线框架，在所述第一引线框架焊接安装所述芯片的一侧焊接所述第二引线框架；
步骤S3、焊接金属导线，通过金属导线将所述芯片与所述第一引线框架电连接；
步骤S4、注塑封装，采用封装材料将所述第一引线框架、所述第二引线框架以及所述芯片封装为一体结构，并保证所述第一引线框架和所述第二引线框架相背离的最外侧表面外露形成出脚面，以使其可以电连接外部器件；
步骤S5、焊接被动元器件，将被动元器件焊接在所述第二引线框架的出脚面，使所述第二引线框架作为导电件；
步骤S6、分离成单颗，对电感元器件焊接完成后的半成品进行切割分离，使其形成单颗的半导体封装器件。
作为所述的半导体结构的加工方法的一种优选技术方案，所述步骤S1以及步骤S2中焊接材料采用钢网印刷工艺制作，所述步骤S1与所步骤S2中的焊接材料通过一次钢网印刷同步形成，或所述步骤S2中焊接材料在步骤S1中焊接材料印刷并完成芯片焊接后再次通过钢网印刷形成。
再一方面，提供一种电子产品，其包括具有如上所述的半导体封装器件的半导体产品。
本发明的有益效果为：本方案中将被动元器件叠加到芯片封装组件上，相对于另外设置被动元器件的情况，其可以减少对PCB面积的占用，有利于PCB 面积的减小，适应了半导体元器件向轻、薄、短、小的发展趋势，更能够满足半导体的技术发展和应用需求；采用上述半导体器件的电子产品便于产品的小型化设计，降低产品体积，增加相同尺寸产品的设计空间，提高产品性能。
附图说明
下面根据附图和实施例对本发明作进一步详细说明。
图1为本发明实施例所述半导体封装器件平面结构示意图(已经分离成单颗)。
图2为图1中N-N剖视图。
图3为本发明实施例所述第一引线框架平面结构示意图(未分离成单颗)。
图4为图3中A-A剖视图。
图5为本发明实施例所述第二引线框架平面结构示意图(未分离成单颗)。
图6为图5中B-B剖视图。
图7为本发明实施例所述第一引线框架焊接芯片后平面结构示意图(未分离成单颗)。
图8为图7中C-C剖视图。
图9为本发明实施例所述第一引线框架、第二引线框架以及芯片组装状态平面结构示意图(未分离成单颗)。
图10为图9中D-D剖视图。
图11为本发明实施例所述第一引线框架、第二引线框架以及芯片组装状态且焊接金属导线后平面结构示意图(未分离成单颗)。
图12为图11中E-E剖视图。
图13为本发明实施例所述芯片封装组件平面结构示意图(未分离成单颗)。
图14为图13中F-F剖视图。
图15为本发明实施例所述芯片封装组件上焊接被动元器件后平面结构示意图(未分离成单颗)。
图16为图15中G-G剖视图。
图17为本发明实施例所述芯片封装组件上焊接被动元器件后切割位置状态平面示意图。
图18为本发明实施例所述半导体结构的加工方法流程图。
图中：
1、第一引线框架；2、第二引线框架；3、电感元器件；4、封装材料；5、金属导线；6、焊接材料；7、芯片。
具体实施方式
为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，除非另有明确的规定和限定，术语“相连”、“连接”、“固定”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
如图1～17所示，于本实施例中，本发明所述的一种半导体封装器件，包括芯片封装组件以及与所述芯片封装组件电连接的被动元器件，所述芯片封装组件包括相互叠合设置的第一引线框架1以及第二引线框架2，所述第一引线框架1与所述第二引线框架2之间设置有芯片7，所述被动元器件通过所述第二引线框架2与所述芯片封装组件电连接。
本实施例中被动元器件为电感元器件3，需要指出的是，所述被动元器件并不局限于电感元器件3，在其他实施例中被动元器件还可以为电阻、电容、电感、陶振、晶振、变压器等。
本方案中将被动元器件叠加到芯片封装组件上，相对于另外设置被动元器件的情况，其可以减少对PCB面积的占用，有利于PCB面积的减小，适应了半导体元器件向轻、薄、短、小的发展趋势，更能够满足半导体的技术发展和应用需求。
具体的，所述芯片封装组件具有位于所述第一引线框架1一侧的下封装表面以及位于所述第二引线框架2一侧的上封装表面，所述上封装表面与所述第二引线框架2的上表面齐平，以使所述第二引线框架2的上表面外露形成第一芯片封装出脚面，所述电感元器件3通过所述第一芯片封装出脚面与所述第二引线框架2电连接。
所述下封装表面与所述第一引线框架1的下表面齐平，以使所述第一引线框架1的下表面外露形成第二芯片封装出脚面，所述第二芯片封装出脚面用于连接所述芯片封装组件与PCB。
采用上封装表面与第二引线框架2的上表面齐平，下封装表面与第一引线框架1的下表面齐平的方案，保证了第一引线框架1与第二引线框架2对应区域可以外露，进而能够保证芯片封装组件与被动元器件以及PCB的电连接性能的同时，还可以避免封装材料4相对于第一引线框架1以及第二引线框架2凹陷，导致的封装稳定性不足的情况，同时齐平的表面具有更加美观、安装稳定性更高、散热性能更好的技术效果。
与本实施例中所述第一引线框架1上设置有若干第一溶胶槽，所述第二引线框架2上设置有若干第二溶胶槽，所述第一溶胶槽与所述第二溶胶槽之间全部或部分相互连通，以使所述第一溶胶槽与所述第二溶胶槽以及之间的通过封装胶实现封装连接。
通过设置相互连通的溶胶槽，通过溶胶槽的异形结构在封装材料4进入到溶胶槽中凝固后将使得第一引线框架1、第二引线框架2以及芯片7被充分的固定为一体结构，而无需通过封装材料4在第一引线框架1、第二引线框架2以及芯片7的周部对其进行包裹即可实现稳固的连接。
所述第一引线框架1具有芯片支座以及设置在所述芯片支座周部的若干第一框架连接脚，所述芯片7设置在所述芯片支座上，所述第二引线框架2与所述芯片支座相对应的位置呈镂空结构，所述第二引线框架2的高度大于所述芯片7的高度。
通过将第二引线框架2与芯片7对应的位置设置成镂空结构，兵器第二引线框架2的高度大于芯片7的高度，从而使得芯片7的顶部表面与第二引线框架2的顶部表面之间句空间中可充分填充封装材料4，无引线框架的遮挡可以使得芯片封装组件的整体结构更加紧凑、高度更低，减小整体的体积。
所述第二引线框架2在所述镂空结构的周部具有第二框架连接脚，所述第一引线框架1与所述第二引线框架2通过第一框架连接脚和第二框架连接脚电连接。
另一方面，如图1-18所示，本实施例中还提供一种半导体结构的加工方法，其包括提供第二引线框架2外露的芯片封装组件以及电感元器件3，将所述电感元器件3与外露的所述第二引线框架2焊接连接。
该方法具体包括以下步骤：
步骤S1、焊接芯片7，提供具有芯片支座的第一引线框架1，在所述芯片支座上焊接芯片7，并保证所述芯片7位于所述第一引线框架1中部的芯片支座上；
步骤S2、焊接第二引线框架2，提供对应所述芯片7位置呈镂空结构的第二引线框架2，在所述第一引线框架1焊接安装所述芯片7的一侧焊接所述第二引线框架2；
步骤S3、焊接金属导线5，通过金属导线5将所述芯片7与所述第一引线框架1电连接；
步骤S4、注塑封装，采用封装材料4将所述第一引线框架1、所述第二引线框架2以及所述芯片封装为一体结构，并保证所述第一引线框架1和所述第二引线框架2相背离的最外侧表面外露形成出脚面，以使其可以电连接外部器件；
步骤S5、焊接电感元器件3，将电感元器件3焊接在所述第二引线框架2 的出脚面，使所述第二引线框架2作为导电件；
步骤S6、分离成单颗，对电感元器件3焊接完成后的半成品进行切割分离，使其形成单颗的半导体封装器件。
具体的，本实施例所述的加工方法中所述步骤S1以及步骤S2中焊接材料6 采用钢网印刷工艺制作，所述步骤S1与所步骤S2中的焊接材料6通过一次钢网印刷同步形成。
通过钢网印刷设置焊接材料6有利于大批量的生产过程提高生产效率，将步骤S1与步骤S2中的焊接材料6一次形成，能够减少一半的焊接材料6布置工作量，可大幅度的缩短加工时间，降低生产成本。
需要指出的是焊接材料6的设置并不局限于上述情况，在其他实施例中还可以采用所述步骤S2中焊接材料6在步骤S1中焊接材料6印刷并完成芯片7 焊接后再次通过钢网印刷形成。
同时，本实施例中还提供一种电子产品，其包括具有如上所述的半导体封装器件的半导体产品件。采用上述半导体产品的电子产品便于产品的小型化设计，降低产品体积，增加相同尺寸产品的设计空间，提高产品性能。
于本文的描述中，需要理解的是，术语“上”、“下”、“右”、等方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述和简化操作，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”，仅仅用于在描述上加以区分，并没有特殊的含义。
在本说明书的描述中，参考术语“一实施例”、“示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚器件，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以适当组合，形成本领域技术人员可以理解的其他实施方式。
以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理，而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明的保护范围之内。

Claims (10)

1.一种半导体封装器件，其特征在于,包括芯片封装组件以及与所述芯片封装组件电连接的被动元器件，所述芯片封装组件包括相互叠合设置的第一引线框架以及第二引线框架，所述第一引线框架与所述第二引线框架之间设置有芯片，所述被动元器件通过所述第二引线框架与所述芯片封装组件电连接。
2.根据权利要求1所述的半导体封装器件，其特征在于，所述芯片封装组件具有位于所述第一引线框架一侧的下封装表面以及位于所述第二引线框架一侧的上封装表面，所述上封装表面与所述第二引线框架的上表面齐平，以使所述第二引线框架的上表面外露形成第一芯片封装出脚面，所述被动元器件通过所述第一芯片封装出脚面与所述第二引线框架电连接。
3.根据权利要求2所述的半导体封装器件，其特征在于，所述下封装表面与所述第一引线框架的下表面齐平，以使所述第一引线框架的下表面外露形成第二芯片封装出脚面，所述第二芯片封装出脚面用于连接所述芯片封装组件与PCB。
4.根据权利要求3所述的半导体封装器件，其特征在于，所述第一引线框架上设置有若干第一溶胶槽，所述第二引线框架上设置有若干第二溶胶槽，所述第一溶胶槽与所述第二溶胶槽之间全部或部分相互连通，以使所述第一溶胶槽与所述第二溶胶槽以及之间的通过封装胶实现封装连接。
5.根据权利要求4所述的半导体封装器件，其特征在于，所述第一引线框架具有芯片支座以及设置在所述芯片支座周部的若干第一框架连接脚，所述芯片设置在所述芯片支座上，所述第二引线框架与所述芯片支座相对应的位置呈镂空结构，所述第二引线框架的高度大于所述芯片的高度。
6.根据权利要求5所述的半导体封装器件，其特征在于，所述第二引线框架在所述镂空结构的周部具有第二框架连接脚，所述第一引线框架与所述第二引线框架通过第一框架连接脚和第二框架连接脚电连接。
7.一种权利要求1-6中任一项所述的半导体结构的加工方法，其特征在于，包括提供第二引线框架外露的芯片封装组件以及被动元器件，将所述被动元器件与外露的所述第二引线框架焊接连接。
8.根据权利要求7所述的半导体结构的加工方法，其特征在于，具体包括以下步骤：
步骤S1、焊接芯片，提供具有芯片支座的第一引线框架，在所述芯片支座上焊接芯片，并保证所述芯片位于所述第一引线框架中部的芯片支座上；
步骤S2、焊接第二引线框架，提供对应所述芯片位置呈镂空结构的第二引线框架，在所述第一引线框架焊接安装所述芯片的一侧焊接所述第二引线框架；
步骤S3、焊接金属导线，通过金属导线将所述芯片与所述第一引线框架电连接；
步骤S4、注塑封装，采用封装材料将所述第一引线框架、所述第二引线框架以及所述芯片封装为一体结构，并保证所述第一引线框架和所述第二引线框架相背离的最外侧表面外露形成出脚面，以使其可以电连接外部器件；
步骤S5、焊接被动元器件，将被动元器件焊接在所述第二引线框架的出脚面，使所述第二引线框架作为导电件；
步骤S6、分离成单颗，对电感元器件焊接完成后的半成品进行切割分离，使其形成单颗的半导体封装器件。
9.根据权利要求8所述的半导体结构的加工方法，其特征在于，所述步骤S1以及步骤S2中焊接材料采用钢网印刷工艺制作，所述步骤S1与所步骤S2中的焊接材料通过一次钢网印刷同步形成，或所述步骤S2中焊接材料在步骤S1中焊接材料印刷并完成芯片焊接后再次通过钢网印刷形成。
10.一种电子产品，其特征在于，包括具有权利要求1-6中任一项所述的半导体封装器件的半导体产品。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111883442A (zh) * 2020-08-31 2020-11-03 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100019362A1 (en) * 2008-07-23 2010-01-28 Manolito Galera Isolated stacked die semiconductor packages
CN102751268A (zh) * 2011-04-22 2012-10-24 乾坤科技股份有限公司 具有堆叠电容的金属氧化物半导体场效应晶体管对及方法
CN103633056A (zh) * 2013-12-06 2014-03-12 矽力杰半导体技术(杭州)有限公司 引线框、封装组件及其制造方法
CN104221145A (zh) * 2012-03-23 2014-12-17 德克萨斯仪器股份有限公司 具有配置为模块的多级引线框的封装半导体器件
CN104952857A (zh) * 2015-06-30 2015-09-30 南通富士通微电子股份有限公司 一种无载体的半导体叠层封装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100019362A1 (en) * 2008-07-23 2010-01-28 Manolito Galera Isolated stacked die semiconductor packages
CN102751268A (zh) * 2011-04-22 2012-10-24 乾坤科技股份有限公司 具有堆叠电容的金属氧化物半导体场效应晶体管对及方法
CN104637894A (zh) * 2011-04-22 2015-05-20 乾坤科技股份有限公司 具有堆叠电容的金属氧化物半导体场效应晶体管对及方法
CN104221145A (zh) * 2012-03-23 2014-12-17 德克萨斯仪器股份有限公司 具有配置为模块的多级引线框的封装半导体器件
CN103633056A (zh) * 2013-12-06 2014-03-12 矽力杰半导体技术(杭州)有限公司 引线框、封装组件及其制造方法
CN104952857A (zh) * 2015-06-30 2015-09-30 南通富士通微电子股份有限公司 一种无载体的半导体叠层封装结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111883442A (zh) * 2020-08-31 2020-11-03 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构

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